JPH0563519A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPH0563519A JPH0563519A JP3116876A JP11687691A JPH0563519A JP H0563519 A JPH0563519 A JP H0563519A JP 3116876 A JP3116876 A JP 3116876A JP 11687691 A JP11687691 A JP 11687691A JP H0563519 A JPH0563519 A JP H0563519A
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Links
- 238000010586 diagram Methods 0.000 description 16
- 230000005540 biological transmission Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
Abstract
(57)【要約】
【目的】 素子数を増加させずに、入力負荷を一定にす
ることができるフリップフロップ回路を提供する。 【構成】 クロック入力信号Ｃに基づいてスイッチ３，
８又はスイッチ４，６をＯＮ状態又はＯＦＦ状態にし
て、インバータ７，９又はインバータ５，７を交互にラ
ッチ状態にし、又はこのラッチ状態を解除する。これに
より、クロック入力信号Ｃの立ち上がり時にデータ入力
信号ＤINを取り込み、クロック入力信号Ｃがそれ以外の
状態のときは取り込んだデータを保持する。
ることができるフリップフロップ回路を提供する。 【構成】 クロック入力信号Ｃに基づいてスイッチ３，
８又はスイッチ４，６をＯＮ状態又はＯＦＦ状態にし
て、インバータ７，９又はインバータ５，７を交互にラ
ッチ状態にし、又はこのラッチ状態を解除する。これに
より、クロック入力信号Ｃの立ち上がり時にデータ入力
信号ＤINを取り込み、クロック入力信号Ｃがそれ以外の
状態のときは取り込んだデータを保持する。
Description
【０００１】
【産業上の利用分野】本発明はインバータ又はＮＡＮＤ
ゲート等のゲート素子を組み合わせて構成されたフリッ
プフロップ回路に関する。
ゲート等のゲート素子を組み合わせて構成されたフリッ
プフロップ回路に関する。
【０００２】
【従来の技術】図８は従来のマスタースレイブ型のフリ
ップフロップ回路（ＤＦＦ）を示す回路図、図９はその
クロック信号及び反転クロック信号の供給回路を示す回
路図である。
ップフロップ回路（ＤＦＦ）を示す回路図、図９はその
クロック信号及び反転クロック信号の供給回路を示す回
路図である。
【０００３】データ入力端子３３はスイッチ３４を介し
てインバータ３５の入力端に接続されている。インバー
タ３５はその出力端がインバータ３６の入力端に接続さ
れている。インバータ３６はその出力端がスイッチ３７
を介してインバータ３５の出力端に接続されている。こ
れらのインバータ３５，３６及びスイッチ３７によりブ
ロック３１が構成されている。
てインバータ３５の入力端に接続されている。インバー
タ３５はその出力端がインバータ３６の入力端に接続さ
れている。インバータ３６はその出力端がスイッチ３７
を介してインバータ３５の出力端に接続されている。こ
れらのインバータ３５，３６及びスイッチ３７によりブ
ロック３１が構成されている。
【０００４】また、インバータ３５の出力端はスイッチ
３８を介してインバータ３９の入力端に接続されてい
る。インバータ３９はその出力端がインバータ４１の入
力端に接続されている。インバータ４１はその出力端が
スイッチ４０を介してインバータ３９の入力端に接続さ
れている。これらのインバータ３９，４１及びスイッチ
４０によりブロック３２が構成されている。
３８を介してインバータ３９の入力端に接続されてい
る。インバータ３９はその出力端がインバータ４１の入
力端に接続されている。インバータ４１はその出力端が
スイッチ４０を介してインバータ３９の入力端に接続さ
れている。これらのインバータ３９，４１及びスイッチ
４０によりブロック３２が構成されている。
【０００５】そして、インバータ３９の出力端がインバ
ータ４２の入力端に接続されており、このインバータ４
２はその出力端が出力端子４６に接続されている。一
方、インバータ４１の出力端がインバータ４３の入力端
に接続されており、このインバータ４３はその出力端が
出力端子４７に接続されている。
ータ４２の入力端に接続されており、このインバータ４
２はその出力端が出力端子４６に接続されている。一
方、インバータ４１の出力端がインバータ４３の入力端
に接続されており、このインバータ４３はその出力端が
出力端子４７に接続されている。
【０００６】スイッチ３４，３７，３８，４０はＰチャ
ネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジ
スタを並列接続して構成されている。スイッチ３４，４
０を構成するＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタのゲートには夫々クロック信号
ＣＫ及び反転クロック信号ＣＫＢが入力されている。一
方、スイッチ３７，３８を構成するＰチャネルＭＯＳト
ランジスタ及びＮチャネルＭＯＳトランジスタのゲート
には夫々反転クロック信号ＣＫＢ及びクロック信号ＣＫ
が入力されている。クロック信号ＣＫ及び反転クロック
信号ＣＫＢの供給回路は、図９に示すように構成されて
いる。即ち、クロック入力端子４８に入力されるクロッ
ク入力信号Ｃはインバータ４４で反転されて反転クロッ
ク信号ＣＫＢとして供給される。また、インバータ４４
の出力はインバータ４５で再び反転されてクロック信号
ＣＫとして供給される。
ネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジ
スタを並列接続して構成されている。スイッチ３４，４
０を構成するＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタのゲートには夫々クロック信号
ＣＫ及び反転クロック信号ＣＫＢが入力されている。一
方、スイッチ３７，３８を構成するＰチャネルＭＯＳト
ランジスタ及びＮチャネルＭＯＳトランジスタのゲート
には夫々反転クロック信号ＣＫＢ及びクロック信号ＣＫ
が入力されている。クロック信号ＣＫ及び反転クロック
信号ＣＫＢの供給回路は、図９に示すように構成されて
いる。即ち、クロック入力端子４８に入力されるクロッ
ク入力信号Ｃはインバータ４４で反転されて反転クロッ
ク信号ＣＫＢとして供給される。また、インバータ４４
の出力はインバータ４５で再び反転されてクロック信号
ＣＫとして供給される。
【０００７】次に、上述したフリップフロップ回路の動
作について説明する。先ず、クロック入力端子４８に入
力されるクロック入力信号ＣがＬレベルになると、スイ
ッチ３４，４０がＯＮ状態になり、スイッチ３７，３８
がＯＦＦ状態になる。このため、ブロック３１がスルー
状態になると共に、ブロック３２がラッチ状態になるの
で、このとき、データ入力端子３３に入力されるデータ
入力信号が変化しても、出力端子４６，４７に出力され
る出力信号は変化しない。
作について説明する。先ず、クロック入力端子４８に入
力されるクロック入力信号ＣがＬレベルになると、スイ
ッチ３４，４０がＯＮ状態になり、スイッチ３７，３８
がＯＦＦ状態になる。このため、ブロック３１がスルー
状態になると共に、ブロック３２がラッチ状態になるの
で、このとき、データ入力端子３３に入力されるデータ
入力信号が変化しても、出力端子４６，４７に出力され
る出力信号は変化しない。
【０００８】一方、クロック入力端子４８に入力される
クロック入力信号ＣがＨレベルになると、スイッチ３
４，４０がＯＦＦ状態になり、スイッチ３７，３８がＯ
Ｎ状態になる。このため、ブロック３１がラッチ状態に
なると共に、ブロック３２がスルー状態になるので、ク
ロック入力信号ＣがＬレベルからＨレベルに変化したと
きにデータ入力端子３３に入力されるデータ入力信号が
ブロック３１にラッチされ、その後、データ入力信号が
変化しても、出力端子４６，４７に出力される出力信号
は変化しない。
クロック入力信号ＣがＨレベルになると、スイッチ３
４，４０がＯＦＦ状態になり、スイッチ３７，３８がＯ
Ｎ状態になる。このため、ブロック３１がラッチ状態に
なると共に、ブロック３２がスルー状態になるので、ク
ロック入力信号ＣがＬレベルからＨレベルに変化したと
きにデータ入力端子３３に入力されるデータ入力信号が
ブロック３１にラッチされ、その後、データ入力信号が
変化しても、出力端子４６，４７に出力される出力信号
は変化しない。
【０００９】このように、従来のフリップフロップ回路
では、クロック入力信号ＣがＬレベルからＨレベルに変
化するときにデータ入力信号がラッチされ、クロック入
力信号Ｃがそれ以外の状態では出力信号は変化しない。
では、クロック入力信号ＣがＬレベルからＨレベルに変
化するときにデータ入力信号がラッチされ、クロック入
力信号Ｃがそれ以外の状態では出力信号は変化しない。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来のフリップフロップ回路においては、クロック入
力信号の信号レベルに応じてその初段のスイッチがＯＮ
状態又はＯＦＦ状態になるため、前段（データ入力端子
３３側）から見た入力負荷が変動するという問題点があ
る。即ち、スイッチ３４がＯＦＦ状態のときは、前段か
ら見た入力負荷はスイッチ３４の拡散容量のみである
が、スイッチ３４がＯＮ状態のときには、前段から見た
入力負荷はスイッチ３４，３７の拡散容量及びインバー
タ３５のゲート容量になる。これにより、前段の信号伝
達時間が変化し、回路動作に悪影響を与えることにな
る。この場合、スイッチ３４の前段にインバータを挿入
すれば、上述の不都合が生じることを防止できるが、新
たにインバータを付加すると、トランジスタ数が増加
し、伝達遅延時間が増加してしまう。
た従来のフリップフロップ回路においては、クロック入
力信号の信号レベルに応じてその初段のスイッチがＯＮ
状態又はＯＦＦ状態になるため、前段（データ入力端子
３３側）から見た入力負荷が変動するという問題点があ
る。即ち、スイッチ３４がＯＦＦ状態のときは、前段か
ら見た入力負荷はスイッチ３４の拡散容量のみである
が、スイッチ３４がＯＮ状態のときには、前段から見た
入力負荷はスイッチ３４，３７の拡散容量及びインバー
タ３５のゲート容量になる。これにより、前段の信号伝
達時間が変化し、回路動作に悪影響を与えることにな
る。この場合、スイッチ３４の前段にインバータを挿入
すれば、上述の不都合が生じることを防止できるが、新
たにインバータを付加すると、トランジスタ数が増加
し、伝達遅延時間が増加してしまう。
【００１１】また、従来のフリップフロップ回路におい
ては、セット・リセット機能を付加する場合、インバー
タ３５，３６，３９，４１の全てをＮＡＮＤゲートに変
更する必要があるため、トランジスタ数が増加してしま
う。更に、スイッチ３４の前段にインバータを挿入する
場合は、ＮＡＮＤゲートの替わりにＮＯＲゲートを使用
する必要があるため、伝達遅延時間が著しく増加してし
まう。
ては、セット・リセット機能を付加する場合、インバー
タ３５，３６，３９，４１の全てをＮＡＮＤゲートに変
更する必要があるため、トランジスタ数が増加してしま
う。更に、スイッチ３４の前段にインバータを挿入する
場合は、ＮＡＮＤゲートの替わりにＮＯＲゲートを使用
する必要があるため、伝達遅延時間が著しく増加してし
まう。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、素子数を増加させずに、入力負荷を一定に
することができるフリップフロップ回路を提供すること
を目的とする。
のであって、素子数を増加させずに、入力負荷を一定に
することができるフリップフロップ回路を提供すること
を目的とする。
【００１３】
【課題を解決するための手段】本発明に係るフリップフ
ロップ回路は、入力端がデータ入力端子に接続された第
１のゲート素子と、一方の端子が前記第１のゲート素子
の出力端に接続された第１のスイッチ素子と、入力端が
前記第１のスイッチ素子の他方の端子に接続された第２
のゲート素子と、一方の端子が前記第１のスイッチ素子
の前記他方の端子及び前記第２のゲート素子の前記入力
端に共通接続された第２のスイッチ素子と、一方の端子
が前記第２のゲート素子の出力端に接続された第３のス
イッチ素子と、入力端が前記第３のスイッチ素子の他方
の端子に接続され出力端が前記第２のスイッチ素子の他
方の端子及びデータ出力端子に共通接続された第３のゲ
ート素子と、一方の端子が前記第３のスイッチ素子の前
記他方の端子及び前記第３のゲート素子の前記入力端に
共通接続された第４のスイッチ素子と、入力端が前記第
２のスイッチ素子の前記他方の端子、前記第３のゲート
素子の前記出力端及び前記データ出力端子に共通接続さ
れ出力端が前記第４のスイッチ素子の他方の端子に接続
された第４のゲート素子とを有し、前記第１及び前記第
４のスイッチ素子はクロック信号に基づいてＯＮ／ＯＦ
Ｆが制御され、前記第２及び前記第３のスイッチ素子は
反転クロック信号に基づいてＯＮ／ＯＦＦが制御される
ことを特徴とする。
ロップ回路は、入力端がデータ入力端子に接続された第
１のゲート素子と、一方の端子が前記第１のゲート素子
の出力端に接続された第１のスイッチ素子と、入力端が
前記第１のスイッチ素子の他方の端子に接続された第２
のゲート素子と、一方の端子が前記第１のスイッチ素子
の前記他方の端子及び前記第２のゲート素子の前記入力
端に共通接続された第２のスイッチ素子と、一方の端子
が前記第２のゲート素子の出力端に接続された第３のス
イッチ素子と、入力端が前記第３のスイッチ素子の他方
の端子に接続され出力端が前記第２のスイッチ素子の他
方の端子及びデータ出力端子に共通接続された第３のゲ
ート素子と、一方の端子が前記第３のスイッチ素子の前
記他方の端子及び前記第３のゲート素子の前記入力端に
共通接続された第４のスイッチ素子と、入力端が前記第
２のスイッチ素子の前記他方の端子、前記第３のゲート
素子の前記出力端及び前記データ出力端子に共通接続さ
れ出力端が前記第４のスイッチ素子の他方の端子に接続
された第４のゲート素子とを有し、前記第１及び前記第
４のスイッチ素子はクロック信号に基づいてＯＮ／ＯＦ
Ｆが制御され、前記第２及び前記第３のスイッチ素子は
反転クロック信号に基づいてＯＮ／ＯＦＦが制御される
ことを特徴とする。
【００１４】
【作用】本発明においては、クロック信号が第１及び第
４のスイッチ素子のＯＮ／ＯＦＦを制御し、このクロッ
ク信号が反転した反転クロック信号が第２及び第３のス
イッチ素子のＯＮ／ＯＦＦを制御する。例えば、クロッ
ク信号がＬレベルであるとき、前記第１及び前記第４の
スイッチ素子がＯＮ状態になり、前記第２及び前記第３
のスイッチ素子はＯＦＦ状態になるので、第３及び第４
のゲート素子はラッチ状態になる。第１乃至第４のスイ
ッチ素子が上記状態である場合、データ入力端子に入力
されるデータ入力信号が変化しても、出力端子から出力
されるデータ出力信号は変化しない。
４のスイッチ素子のＯＮ／ＯＦＦを制御し、このクロッ
ク信号が反転した反転クロック信号が第２及び第３のス
イッチ素子のＯＮ／ＯＦＦを制御する。例えば、クロッ
ク信号がＬレベルであるとき、前記第１及び前記第４の
スイッチ素子がＯＮ状態になり、前記第２及び前記第３
のスイッチ素子はＯＦＦ状態になるので、第３及び第４
のゲート素子はラッチ状態になる。第１乃至第４のスイ
ッチ素子が上記状態である場合、データ入力端子に入力
されるデータ入力信号が変化しても、出力端子から出力
されるデータ出力信号は変化しない。
【００１５】次に、クロック信号がＬレベルからＨレベ
ルに変化すると、前記第１及び前記第４のスイッチ素子
がＯＦＦ状態になり、前記第２及び前記第３のスイッチ
素子がＯＮ状態になるので、前記第３及び前記第４のゲ
ート素子のラッチ状態は解除される。そして、クロック
信号が変化するときのデータ入力信号が前記第２及び前
記第３のゲート素子により保持される。第１乃至第４の
スイッチ素子が上記状態である場合、データ入力信号が
変化しても、前記第２及び前記第３のゲート素子のラッ
チ状態が解除されないので、データ出力信号は変化しな
い。
ルに変化すると、前記第１及び前記第４のスイッチ素子
がＯＦＦ状態になり、前記第２及び前記第３のスイッチ
素子がＯＮ状態になるので、前記第３及び前記第４のゲ
ート素子のラッチ状態は解除される。そして、クロック
信号が変化するときのデータ入力信号が前記第２及び前
記第３のゲート素子により保持される。第１乃至第４の
スイッチ素子が上記状態である場合、データ入力信号が
変化しても、前記第２及び前記第３のゲート素子のラッ
チ状態が解除されないので、データ出力信号は変化しな
い。
【００１６】次に、クロック信号がＨレベルからＬレベ
ルに変化すると、前記第１及び前記第４のスイッチ素子
がＯＮ状態になり、前記第２及び前記第３のスイッチ素
子がＯＦＦ状態になるので、前記第２及び前記第３のゲ
ート素子のラッチ状態が解除され、前記第３及び前記第
４のゲート素子がラッチ状態になる。この場合、前記第
２及び前記第３のゲート素子で保持されていたレベルが
前記第３及び前記第４のゲート素子で保持されるので、
データ出力信号は変化しない。
ルに変化すると、前記第１及び前記第４のスイッチ素子
がＯＮ状態になり、前記第２及び前記第３のスイッチ素
子がＯＦＦ状態になるので、前記第２及び前記第３のゲ
ート素子のラッチ状態が解除され、前記第３及び前記第
４のゲート素子がラッチ状態になる。この場合、前記第
２及び前記第３のゲート素子で保持されていたレベルが
前記第３及び前記第４のゲート素子で保持されるので、
データ出力信号は変化しない。
【００１７】このように、本発明に係るフリップフロッ
プ回路においては、従来のフリップフロップ回路と同様
にして、クロック信号がＬレベルからＨレベルに変化す
るときにデータ入力信号がラッチされ、クロック信号が
それ以外の状態のときにはデータ出力信号は変化しな
い。
プ回路においては、従来のフリップフロップ回路と同様
にして、クロック信号がＬレベルからＨレベルに変化す
るときにデータ入力信号がラッチされ、クロック信号が
それ以外の状態のときにはデータ出力信号は変化しな
い。
【００１８】本発明によれば、データ入力端子と第１の
スイッチ素子との間に第１のゲート素子が挿入されてい
るため、前記第１のスイッチ素子のＯＮ／ＯＦＦに拘ら
ず入力負荷を一定にすることができ、回路動作に不都合
が生じることを防止できる。また、本発明に係るフリッ
プフロップ回路は、４個のゲート素子及び４個のスイッ
チ素子により構成されており、その素子数が従来のもの
と同じであるので、伝達遅延時間が従来よりも増加する
ことはない。
スイッチ素子との間に第１のゲート素子が挿入されてい
るため、前記第１のスイッチ素子のＯＮ／ＯＦＦに拘ら
ず入力負荷を一定にすることができ、回路動作に不都合
が生じることを防止できる。また、本発明に係るフリッ
プフロップ回路は、４個のゲート素子及び４個のスイッ
チ素子により構成されており、その素子数が従来のもの
と同じであるので、伝達遅延時間が従来よりも増加する
ことはない。
【００１９】なお、ゲート素子としては、インバータ、
ＮＡＮＤゲート又はＮＯＲゲート等を使用することがで
きる。例えば、第１乃至第４のゲート素子をインバータ
で構成することができる。また、本発明に係るフリップ
フロップ回路にセット・リセット機能を付加する場合、
第１及び第２のゲート素子をインバータで構成し、第３
及び第４のゲート素子をＮＡＮＤゲートで構成し、この
第３及び第４のゲート素子（ＮＡＮＤゲート）に夫々セ
ット入力信号及びリセット入力信号を供給すればよい。
この場合、従来のセット・リセット機能を付加したフリ
ップフロップ回路に比して、素子数を少なくすることが
できる。
ＮＡＮＤゲート又はＮＯＲゲート等を使用することがで
きる。例えば、第１乃至第４のゲート素子をインバータ
で構成することができる。また、本発明に係るフリップ
フロップ回路にセット・リセット機能を付加する場合、
第１及び第２のゲート素子をインバータで構成し、第３
及び第４のゲート素子をＮＡＮＤゲートで構成し、この
第３及び第４のゲート素子（ＮＡＮＤゲート）に夫々セ
ット入力信号及びリセット入力信号を供給すればよい。
この場合、従来のセット・リセット機能を付加したフリ
ップフロップ回路に比して、素子数を少なくすることが
できる。
【００２０】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００２１】図１は本発明の第１の実施例に係るフリッ
プフロップ回路を示す回路図、図２はそのクロック信号
及び反転クロック信号の供給回路を示す回路図である。
プフロップ回路を示す回路図、図２はそのクロック信号
及び反転クロック信号の供給回路を示す回路図である。
【００２２】データ入力端子１はインバータ２の入力端
に接続されている。インバータ２はその出力端がスイッ
チ３を介してインバータ５の入力端に接続されている。
インバータ５はその出力端がスイッチ６を介してインバ
ータ７の入力端に接続されている。インバータ７はその
出力端がスイッチ４を介してインバータ５の入力端に接
続されていると共に、インバータ９の入力端に接続され
ている。インバータ９はその出力端がスイッチ８を介し
てインバータ７の入力端に接続されている。
に接続されている。インバータ２はその出力端がスイッ
チ３を介してインバータ５の入力端に接続されている。
インバータ５はその出力端がスイッチ６を介してインバ
ータ７の入力端に接続されている。インバータ７はその
出力端がスイッチ４を介してインバータ５の入力端に接
続されていると共に、インバータ９の入力端に接続され
ている。インバータ９はその出力端がスイッチ８を介し
てインバータ７の入力端に接続されている。
【００２３】また、インバータ７の出力端はインバータ
１０の入力端に接続されている。このインバータ１０は
その出力端が出力端子１４に接続されていると共に、イ
ンバータ１１の入力端に接続されている。インバータ１
１はその出力端が出力端子１５に接続されている。
１０の入力端に接続されている。このインバータ１０は
その出力端が出力端子１４に接続されていると共に、イ
ンバータ１１の入力端に接続されている。インバータ１
１はその出力端が出力端子１５に接続されている。
【００２４】スイッチ３，４，６，８はＰチャネルＭＯ
Ｓトランジスタ及びＮチャネルＭＯＳトランジスタを並
列接続して構成されている。スイッチ３，８を構成する
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタのゲートには夫々クロック信号ＣＫ及び反転
クロック信号ＣＫＢが入力されている。一方、スイッチ
４，６を構成するＰチャネルＭＯＳトランジスタ及びＮ
チャネルＭＯＳトランジスタのゲートには夫々反転クロ
ック信号ＣＫＢ及びクロック信号ＣＫが入力されてい
る。クロック信号ＣＫ及び反転クロック信号ＣＫＢの供
給回路は、図２に示すように構成されている。即ち、ク
ロック入力端子１６に入力されるクロック入力信号Ｃは
インバータ１２で反転されて反転クロック信号ＣＫＢと
して供給される。また、インバータ１２の出力はインバ
ータ１３で再び反転されてクロック信号ＣＫとして供給
される。
Ｓトランジスタ及びＮチャネルＭＯＳトランジスタを並
列接続して構成されている。スイッチ３，８を構成する
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタのゲートには夫々クロック信号ＣＫ及び反転
クロック信号ＣＫＢが入力されている。一方、スイッチ
４，６を構成するＰチャネルＭＯＳトランジスタ及びＮ
チャネルＭＯＳトランジスタのゲートには夫々反転クロ
ック信号ＣＫＢ及びクロック信号ＣＫが入力されてい
る。クロック信号ＣＫ及び反転クロック信号ＣＫＢの供
給回路は、図２に示すように構成されている。即ち、ク
ロック入力端子１６に入力されるクロック入力信号Ｃは
インバータ１２で反転されて反転クロック信号ＣＫＢと
して供給される。また、インバータ１２の出力はインバ
ータ１３で再び反転されてクロック信号ＣＫとして供給
される。
【００２５】次に、上述したフリップフロップ回路の動
作について説明する。図３はクロック入力信号ＣがＬレ
ベルであるときの本実施例に係るフリップフロップ回路
の電気的な接続状態を示す回路図、図４はクロック入力
信号がＨレベルであるときの本実施例に係るフリップフ
ロップ回路の電気的な接続状態を示す回路図、図５は本
実施例に係るフリップフロップ回路の動作を示すタイミ
ングチャート図である。なお、図５においては、データ
入力端子に入力されるデータ入力信号ＤIN、クロック入
力端子に入力されるクロック入力信号Ｃ、インバータ１
３から出力されるクロック信号ＣＫ、インバータ１２か
ら出力される反転クロック信号ＣＫＢ、出力端子１４か
ら出力される出力信号ＤOUT 及びインバータ５の出力信
号Ｓの出力波形を示す。
作について説明する。図３はクロック入力信号ＣがＬレ
ベルであるときの本実施例に係るフリップフロップ回路
の電気的な接続状態を示す回路図、図４はクロック入力
信号がＨレベルであるときの本実施例に係るフリップフ
ロップ回路の電気的な接続状態を示す回路図、図５は本
実施例に係るフリップフロップ回路の動作を示すタイミ
ングチャート図である。なお、図５においては、データ
入力端子に入力されるデータ入力信号ＤIN、クロック入
力端子に入力されるクロック入力信号Ｃ、インバータ１
３から出力されるクロック信号ＣＫ、インバータ１２か
ら出力される反転クロック信号ＣＫＢ、出力端子１４か
ら出力される出力信号ＤOUT 及びインバータ５の出力信
号Ｓの出力波形を示す。
【００２６】先ず、時間ｔ1 においては、クロック入力
信号ＣがＬレベルであるため、スイッチ３，８はＯＮ状
態であり、スイッチ４，６はＯＦＦ状態である。このた
め、フリップフロップ回路は図３に示す電気的な接続状
態になるので、インバータ７，９で保持されているＨレ
ベルがインバータ１０で反転されて、出力端子１４から
Ｌレベルの出力信号ＤOUT が出力される。
信号ＣがＬレベルであるため、スイッチ３，８はＯＮ状
態であり、スイッチ４，６はＯＦＦ状態である。このた
め、フリップフロップ回路は図３に示す電気的な接続状
態になるので、インバータ７，９で保持されているＨレ
ベルがインバータ１０で反転されて、出力端子１４から
Ｌレベルの出力信号ＤOUT が出力される。
【００２７】この状態では、時間ｔ2 においてデータ入
力信号ＤINがＬレベルからＨレベルに変化してもインバ
ータ７，９のラッチ状態は解除されないため、出力信号
ＤOU T のレベルは変化しない。
力信号ＤINがＬレベルからＨレベルに変化してもインバ
ータ７，９のラッチ状態は解除されないため、出力信号
ＤOU T のレベルは変化しない。
【００２８】次に、時間ｔ3 において、クロック信号Ｃ
がＬレベルからＨレベルに変化すると、スイッチ３，８
がＯＦＦ状態になり、スイッチ４，６がＯＮ状態にな
る。このため、フリップフロップ回路は図４に示す電気
的な接続状態になるので、インバータ７，９のラッチ状
態が解除される。一方、クロック入力信号Ｃが変化する
ときのデータ入力信号ＤINがインバータ５，７により保
持される。但し、このときに保持されるインバータ５，
７はデータはデータ入力信号ＤINの反転データ（Ｌレベ
ル）である。従って、インバータ５，７で保持されてい
るＬレベルがインバータ１０で反転されて、出力端子１
４からＨレベルの出力信号ＤOUT が出力される。また、
出力端子１５にはデータ入力信号ＤINの反転データ（Ｌ
レベル）が出力される。
がＬレベルからＨレベルに変化すると、スイッチ３，８
がＯＦＦ状態になり、スイッチ４，６がＯＮ状態にな
る。このため、フリップフロップ回路は図４に示す電気
的な接続状態になるので、インバータ７，９のラッチ状
態が解除される。一方、クロック入力信号Ｃが変化する
ときのデータ入力信号ＤINがインバータ５，７により保
持される。但し、このときに保持されるインバータ５，
７はデータはデータ入力信号ＤINの反転データ（Ｌレベ
ル）である。従って、インバータ５，７で保持されてい
るＬレベルがインバータ１０で反転されて、出力端子１
４からＨレベルの出力信号ＤOUT が出力される。また、
出力端子１５にはデータ入力信号ＤINの反転データ（Ｌ
レベル）が出力される。
【００２９】この状態では、時間ｔ4 においてデータ入
力信号ＤINがＨレベルからＬレベルに変化してもインバ
ータ５，７のラッチ状態は解除されないため、出力信号
ＤOU T のレベルは変化しない。
力信号ＤINがＨレベルからＬレベルに変化してもインバ
ータ５，７のラッチ状態は解除されないため、出力信号
ＤOU T のレベルは変化しない。
【００３０】次に、時間ｔ5 において、クロック入力信
号ＣがＨレベルからＬレベルに変化すると、スイッチ
３，８はＯＮ状態になり、スイッチ４，６はＯＦＦ状態
になるため、インバータ５，７のラッチ状態が解除さ
れ、インバータ７，９がラッチ状態になる。この場合、
動作状態が時間ｔ1 と同様になると共に、インバータ
５，７でＬレベルが保持されているので、出力端子１４
の出力信号ＤOUT はＨレベルのままである。
号ＣがＨレベルからＬレベルに変化すると、スイッチ
３，８はＯＮ状態になり、スイッチ４，６はＯＦＦ状態
になるため、インバータ５，７のラッチ状態が解除さ
れ、インバータ７，９がラッチ状態になる。この場合、
動作状態が時間ｔ1 と同様になると共に、インバータ
５，７でＬレベルが保持されているので、出力端子１４
の出力信号ＤOUT はＨレベルのままである。
【００３１】このように、本実施例に係るフリップフロ
ップ回路においては、従来のフリップフロップ回路と同
様にして、クロック入力信号ＣがＬレベルからＨレベル
に変化するときにデータ入力信号ＤINがラッチされ、ク
ロック入力信号Ｃがそれ以外の状態のときには出力信号
ＤOUT は変化しない。
ップ回路においては、従来のフリップフロップ回路と同
様にして、クロック入力信号ＣがＬレベルからＨレベル
に変化するときにデータ入力信号ＤINがラッチされ、ク
ロック入力信号Ｃがそれ以外の状態のときには出力信号
ＤOUT は変化しない。
【００３２】本実施例によれば、データ入力端子１と初
段のスイッチ３との間にインバータ２が挿入されている
ため、スイッチ３の動作に拘らず入力負荷を一定にする
ことができる。このため、入力負荷が変化して回路動作
に不都合が生じることを防止できる。また、本実施例に
係るフリップフロップ回路は、トランジスタの素子数が
従来のものと同じであるため、伝達遅延時間が増加する
ことはない。
段のスイッチ３との間にインバータ２が挿入されている
ため、スイッチ３の動作に拘らず入力負荷を一定にする
ことができる。このため、入力負荷が変化して回路動作
に不都合が生じることを防止できる。また、本実施例に
係るフリップフロップ回路は、トランジスタの素子数が
従来のものと同じであるため、伝達遅延時間が増加する
ことはない。
【００３３】図６は本実施例に係るフリップフロップ回
路を使用した１／２分周回路の動作をＳＰＩＣＥにてシ
ミュレーションした結果を示す波形図である。この場
合、図１における出力端子１５とデータ入力端子１とを
相互に接続することにより１／２分周回路を構成するこ
とができる。
路を使用した１／２分周回路の動作をＳＰＩＣＥにてシ
ミュレーションした結果を示す波形図である。この場
合、図１における出力端子１５とデータ入力端子１とを
相互に接続することにより１／２分周回路を構成するこ
とができる。
【００３４】この図６から明らかなように、本実施例に
係るフリップフロップ回路を使用した１／２分周回路
は、入力負荷が一定であるので、その回路動作に不都合
が生じることはない。
係るフリップフロップ回路を使用した１／２分周回路
は、入力負荷が一定であるので、その回路動作に不都合
が生じることはない。
【００３５】図７は本発明の第２の実施例に係るフリッ
プフロップ回路を示す回路図である。なお、本実施例は
第１の実施例におけるインバータ７，９を夫々ＮＡＮＤ
ゲート２１，２２に置き換えることによりセット・リセ
ット機能を付加したものであるので、図７において図１
と同一物には同一符号を付してその部分の詳細な説明は
省略する。また、クロック信号ＣＫ及び反転クロック信
号ＣＫＢは、第１の実施例と同様にして、図２に示す回
路から供給されるものとする。
プフロップ回路を示す回路図である。なお、本実施例は
第１の実施例におけるインバータ７，９を夫々ＮＡＮＤ
ゲート２１，２２に置き換えることによりセット・リセ
ット機能を付加したものであるので、図７において図１
と同一物には同一符号を付してその部分の詳細な説明は
省略する。また、クロック信号ＣＫ及び反転クロック信
号ＣＫＢは、第１の実施例と同様にして、図２に示す回
路から供給されるものとする。
【００３６】ＮＡＮＤゲート２１はその一方の入力端が
スイッチ６を介してインバータ５の出力端に接続され、
その他方の入力端がリセット入力端子２３に接続されて
おり、その出力端がスイッチ４を介してインバータ５の
入力端に接続されていると共に、ＮＡＮＤゲート２２の
一方の入力端に接続されている。ＮＡＮＤゲート２２は
その他方の入力端がセット入力端子２４に接続されてお
り、その出力端がスイッチ８を介してＮＡＮＤゲート２
１の一方の出力端に接続されている。
スイッチ６を介してインバータ５の出力端に接続され、
その他方の入力端がリセット入力端子２３に接続されて
おり、その出力端がスイッチ４を介してインバータ５の
入力端に接続されていると共に、ＮＡＮＤゲート２２の
一方の入力端に接続されている。ＮＡＮＤゲート２２は
その他方の入力端がセット入力端子２４に接続されてお
り、その出力端がスイッチ８を介してＮＡＮＤゲート２
１の一方の出力端に接続されている。
【００３７】このように構成されるフリップフロップ回
路は、リセット入力端子２３及びセット入力端子２４に
夫々入力するリセット入力信号及びセット入力信号を共
にＨレベルにすると、ＮＡＮＤゲート２１，２２がイン
バータとして機能するので、第１の実施例と同様の動作
をする。しかしながら、セット入力信号をＬレベルに
し、リセット入力信号をＨレベルにすると、インバータ
５及びＮＡＮＤゲート２１、又はＮＡＮＤゲート２１，
２２がラッチ状態であっても、出力端子１４から出力さ
れる出力信号はＨレベルに固定される。一方、リセット
入力信号をＬレベルにした場合は、セット入力信号のレ
ベルに拘らず出力端子１４から出力される出力信号はＬ
レベルに固定される。
路は、リセット入力端子２３及びセット入力端子２４に
夫々入力するリセット入力信号及びセット入力信号を共
にＨレベルにすると、ＮＡＮＤゲート２１，２２がイン
バータとして機能するので、第１の実施例と同様の動作
をする。しかしながら、セット入力信号をＬレベルに
し、リセット入力信号をＨレベルにすると、インバータ
５及びＮＡＮＤゲート２１、又はＮＡＮＤゲート２１，
２２がラッチ状態であっても、出力端子１４から出力さ
れる出力信号はＨレベルに固定される。一方、リセット
入力信号をＬレベルにした場合は、セット入力信号のレ
ベルに拘らず出力端子１４から出力される出力信号はＬ
レベルに固定される。
【００３８】本実施例によれば、第１の実施例と同様に
して、入力負荷を一定にすることができると共に、図１
におけるインバータ７，９をＮＡＮＤゲート２１，２２
を置き換えることによりセット・リセット機能を付加す
ることができる。従って、従来のセット・リセット機能
を付加したフリップフロップ回路に比して、トランジス
タの数を少なくすることができる。
して、入力負荷を一定にすることができると共に、図１
におけるインバータ７，９をＮＡＮＤゲート２１，２２
を置き換えることによりセット・リセット機能を付加す
ることができる。従って、従来のセット・リセット機能
を付加したフリップフロップ回路に比して、トランジス
タの数を少なくすることができる。
【００３９】
【発明の効果】以上説明したように本発明によれば、従
来のフリップフロップ回路と同じ素子数で同じ回路動作
を実現できると共に、データ入力端子と第１のスイッチ
素子との間に第１のゲート素子が挿入されるため、前記
第１のスイッチ素子のＯＮ／ＯＦＦに拘らず入力負荷を
一定にすることができる。このため、入力負荷が変化し
て回路動作に不都合が生じることを防止できる。特に、
フリップフロップ回路にセット・リセット機能を付加し
た場合に、その素子数を少なくすることができるという
効果を奏する。
来のフリップフロップ回路と同じ素子数で同じ回路動作
を実現できると共に、データ入力端子と第１のスイッチ
素子との間に第１のゲート素子が挿入されるため、前記
第１のスイッチ素子のＯＮ／ＯＦＦに拘らず入力負荷を
一定にすることができる。このため、入力負荷が変化し
て回路動作に不都合が生じることを防止できる。特に、
フリップフロップ回路にセット・リセット機能を付加し
た場合に、その素子数を少なくすることができるという
効果を奏する。
【図１】本発明の第１の実施例に係るフリップフロップ
回路を示す回路図である。
回路を示す回路図である。
【図２】クロック信号及び反転クロック信号の供給回路
を示す回路図である。
を示す回路図である。
【図３】第１の実施例に係るフリップフロップ回路の電
気的な接続状態を示す回路図である。
気的な接続状態を示す回路図である。
【図４】第１の実施例に係るフリップフロップ回路の電
気的な接続状態を示す回路図である。
気的な接続状態を示す回路図である。
【図５】第１の実施例に係るフリップフロップ回路の動
作を示すタイミングチャート図である。
作を示すタイミングチャート図である。
【図６】第１の実施例に係るフリップフロップ回路を使
用した１／２分周回路の動作をシミュレーションした結
果を示す波形図である。
用した１／２分周回路の動作をシミュレーションした結
果を示す波形図である。
【図７】本発明の第２の実施例に係るフリップフロップ
回路を示す回路図である。
回路を示す回路図である。
【図８】従来のマスタースレイブ型のフリップフロップ
回路を示す回路図である。
回路を示す回路図である。
【図９】クロック信号及び反転クロック信号の供給回路
を示す回路図である。
を示す回路図である。
１，３３；データ入力端子 ２，５，７，９，１０，１１，１２，１３，３５，３
６，３９，４１，４２，４３，４４，４５；インバータ ３，４，６，８，３４，３７，３８，４０；スイッチ １４，１５，４６，４７；出力端子 １６，４８；クロック入力端子 ２１，２２；ＮＡＮＤゲート ２３；リセット入力端子 ２４；セット入力端子 ３１，３２；ブロック
６，３９，４１，４２，４３，４４，４５；インバータ ３，４，６，８，３４，３７，３８，４０；スイッチ １４，１５，４６，４７；出力端子 １６，４８；クロック入力端子 ２１，２２；ＮＡＮＤゲート ２３；リセット入力端子 ２４；セット入力端子 ３１，３２；ブロック
Claims (1)
- 【請求項１】 入力端がデータ入力端子に接続された第
１のゲート素子と、一方の端子が前記第１のゲート素子
の出力端に接続された第１のスイッチ素子と、入力端が
前記第１のスイッチ素子の他方の端子に接続された第２
のゲート素子と、一方の端子が前記第１のスイッチ素子
の前記他方の端子及び前記第２のゲート素子の前記入力
端に共通接続された第２のスイッチ素子と、一方の端子
が前記第２のゲート素子の出力端に接続された第３のス
イッチ素子と、入力端が前記第３のスイッチ素子の他方
の端子に接続され出力端が前記第２のスイッチ素子の他
方の端子及びデータ出力端子に共通接続された第３のゲ
ート素子と、一方の端子が前記第３のスイッチ素子の前
記他方の端子及び前記第３のゲート素子の前記入力端に
共通接続された第４のスイッチ素子と、入力端が前記第
２のスイッチ素子の前記他方の端子、前記第３のゲート
素子の前記出力端及び前記データ出力端子に共通接続さ
れ出力端が前記第４のスイッチ素子の他方の端子に接続
された第４のゲート素子とを有し、前記第１及び前記第
４のスイッチ素子はクロック信号に基づいてＯＮ／ＯＦ
Ｆが制御され、前記第２及び前記第３のスイッチ素子は
反転クロック信号に基づいてＯＮ／ＯＦＦが制御される
ことを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116876A JPH0563519A (ja) | 1991-04-20 | 1991-04-20 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116876A JPH0563519A (ja) | 1991-04-20 | 1991-04-20 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563519A true JPH0563519A (ja) | 1993-03-12 |
Family
ID=14697823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116876A Pending JPH0563519A (ja) | 1991-04-20 | 1991-04-20 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563519A (ja) |
-
1991
- 1991-04-20 JP JP3116876A patent/JPH0563519A/ja active Pending
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