JPH0563685A - キヤリア間遅延差調整器 - Google Patents
キヤリア間遅延差調整器Info
- Publication number
- JPH0563685A JPH0563685A JP3223787A JP22378791A JPH0563685A JP H0563685 A JPH0563685 A JP H0563685A JP 3223787 A JP3223787 A JP 3223787A JP 22378791 A JP22378791 A JP 22378791A JP H0563685 A JPH0563685 A JP H0563685A
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- JP
- Japan
- Prior art keywords
- delay
- data signal
- delay difference
- carrier
- inter
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- Granted
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- 239000000969 carrier Substances 0.000 claims abstract description 17
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 21
- 230000003111 delayed effect Effects 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 6
- 238000001514 detection method Methods 0.000 abstract description 11
- 238000013500 data storage Methods 0.000 abstract description 5
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】システム建設時等に行うキャリア間の遅延調整
を自動化することにより、調整作業を簡略化し誤調整を
防止する。 【構成】絶対遅延検出回路１１は、ｎ個のキャリアによ
り予備回線を介して伝送されてきた信号から復調された
データ信号列Ｄ１〜Ｄｎ、および再生されたフレーム同
期パルスＦ１〜Ｆｎをそれぞれ受け、最も遅れているデ
ータ信号列を検出して情報Ｓａを送出する。相対遅延検
出回路１２は、データ信号列，フレーム同期パルスおよ
び情報Ｓａを受け、最も遅れているデータ信号列を基準
としてｎ個のデタ信号列の相対遅延差を検出して遅延制
御データＳ１〜Ｓｎを生成する。遅延データ記憶回路１
３は、遅延制御データを記憶して送出する。遅延回路１
〜ｎは、遅延制御データＳ１〜Ｓｎに応じて各データ信
号列およびフレーム同期パルスに遅延を与え、ｎ個のデ
ータ信号列間の遅延差を一致させる。
を自動化することにより、調整作業を簡略化し誤調整を
防止する。 【構成】絶対遅延検出回路１１は、ｎ個のキャリアによ
り予備回線を介して伝送されてきた信号から復調された
データ信号列Ｄ１〜Ｄｎ、および再生されたフレーム同
期パルスＦ１〜Ｆｎをそれぞれ受け、最も遅れているデ
ータ信号列を検出して情報Ｓａを送出する。相対遅延検
出回路１２は、データ信号列，フレーム同期パルスおよ
び情報Ｓａを受け、最も遅れているデータ信号列を基準
としてｎ個のデタ信号列の相対遅延差を検出して遅延制
御データＳ１〜Ｓｎを生成する。遅延データ記憶回路１
３は、遅延制御データを記憶して送出する。遅延回路１
〜ｎは、遅延制御データＳ１〜Ｓｎに応じて各データ信
号列およびフレーム同期パルスに遅延を与え、ｎ個のデ
ータ信号列間の遅延差を一致させる。
Description
【０００１】
【産業上の利用分野】本発明はマルチキャリアディジタ
ル無線通信システムに適用するキャリア間遅延差調整器
に関し、特に現用回線と予備回線とをマトリクス同期切
替えするために予備回線のキャリア間の遅延差を調整す
るキャリア間遅延差調整器に関する。
ル無線通信システムに適用するキャリア間遅延差調整器
に関し、特に現用回線と予備回線とをマトリクス同期切
替えするために予備回線のキャリア間の遅延差を調整す
るキャリア間遅延差調整器に関する。
【０００２】
【従来の技術】一般に、マルチキャリアディジタル無線
通信システムでは、フェージング等により現用回線の品
質が劣化した場合、送端側および受端側において、マト
リクス同期切替器によって正常なキャリアを選択し、キ
ャリアごとに現用回線から予備回線へ切替えている。
通信システムでは、フェージング等により現用回線の品
質が劣化した場合、送端側および受端側において、マト
リクス同期切替器によって正常なキャリアを選択し、キ
ャリアごとに現用回線から予備回線へ切替えている。
【０００３】この場合、現用回線の線路と予備回線の線
路との間には伝搬遅延差が存在するため、受端側におい
てこの遅延差を補償している。しかし、この伝搬遅延差
はキャリアごとに異なるので、予備回線のキャリア間に
生じる伝搬遅延差についても補償する必要があり、この
ためキャリア間遅延差調整器を設けている。
路との間には伝搬遅延差が存在するため、受端側におい
てこの遅延差を補償している。しかし、この伝搬遅延差
はキャリアごとに異なるので、予備回線のキャリア間に
生じる伝搬遅延差についても補償する必要があり、この
ためキャリア間遅延差調整器を設けている。
【０００４】従来のこの種のキャリア間遅延差調整器
は、シフトレジスタ等からなる遅延回路で構成されてお
り、予備回線を介して伝送されてきた信号を各遅延回路
で所定量遅延させることにより、キャリア間の遅延差を
補償している。
は、シフトレジスタ等からなる遅延回路で構成されてお
り、予備回線を介して伝送されてきた信号を各遅延回路
で所定量遅延させることにより、キャリア間の遅延差を
補償している。
【０００５】ところで、遅延回路を調整する際は、予備
回線を介して伝送されてきた各データ信号列、および各
データ信号列と共に伝送されてきたフレーム同期パルス
を、それぞれ遅延回路で遅延させ、遅延回路を通過した
各フレーム同期パルスを観測しながら、全キャリアのフ
レーム同期パルスのタイミングが一致するように、各遅
延回路のシフトレジスタの遅延ビット数等を手動で調整
している。
回線を介して伝送されてきた各データ信号列、および各
データ信号列と共に伝送されてきたフレーム同期パルス
を、それぞれ遅延回路で遅延させ、遅延回路を通過した
各フレーム同期パルスを観測しながら、全キャリアのフ
レーム同期パルスのタイミングが一致するように、各遅
延回路のシフトレジスタの遅延ビット数等を手動で調整
している。
【０００６】
【発明が解決しようとする課題】上述した従来のキャリ
ア間遅延差調整器では、システム建設時等にキャリア間
の遅延調整をする場合、遅延回路を通過した各フレーム
同期パルスをオシロスコープ等で観測し、各遅延回路の
シフトレジスタの遅延ビット数等を手動で調整しなけれ
ばならないため、調整作業が煩雑であるばかりでなく、
誤調整する可能性もあるという問題点を有している。
ア間遅延差調整器では、システム建設時等にキャリア間
の遅延調整をする場合、遅延回路を通過した各フレーム
同期パルスをオシロスコープ等で観測し、各遅延回路の
シフトレジスタの遅延ビット数等を手動で調整しなけれ
ばならないため、調整作業が煩雑であるばかりでなく、
誤調整する可能性もあるという問題点を有している。
【０００７】本発明の目的は、システム建設時等にキャ
リア間の遅延調整をする場合、キャリア間の遅延調整を
自動的に行うことにより調整作業が簡略化でき、誤調整
を防止できるキャリア間遅延差調整器を提供することに
ある。
リア間の遅延調整をする場合、キャリア間の遅延調整を
自動的に行うことにより調整作業が簡略化でき、誤調整
を防止できるキャリア間遅延差調整器を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明のキャリア間遅延
差調整器は、ｎ（ｎは２以上の整数）個のキャリアに対
してキャリアごとに現用回線から予備回線へマトリクス
同期切替えを行うマルチキャリアディジタル無線通信シ
ステムにおける予備回線のキャリア間遅延差調整器にお
いて、前記ｎ個のキャリアにより前記予備回線を介して
伝送されてきたｎ個のデータ信号列の内最も遅れている
データ信号列を検出する手段と、前記最も遅れているデ
ータ信号列を基準として前記ｎ個のデータ信号列の相対
遅延差を検出して遅延制御データを生成する手段と、前
記遅延制御データを記憶し出力する手段と、この記憶手
段から出力される遅延制御データに応じて前記ｎ個のデ
ータ信号列のそれぞれに遅延を与え前記ｎ個のデータ信
号列間の遅延差を一致させる手段とを備えて構成されて
いる。
差調整器は、ｎ（ｎは２以上の整数）個のキャリアに対
してキャリアごとに現用回線から予備回線へマトリクス
同期切替えを行うマルチキャリアディジタル無線通信シ
ステムにおける予備回線のキャリア間遅延差調整器にお
いて、前記ｎ個のキャリアにより前記予備回線を介して
伝送されてきたｎ個のデータ信号列の内最も遅れている
データ信号列を検出する手段と、前記最も遅れているデ
ータ信号列を基準として前記ｎ個のデータ信号列の相対
遅延差を検出して遅延制御データを生成する手段と、前
記遅延制御データを記憶し出力する手段と、この記憶手
段から出力される遅延制御データに応じて前記ｎ個のデ
ータ信号列のそれぞれに遅延を与え前記ｎ個のデータ信
号列間の遅延差を一致させる手段とを備えて構成されて
いる。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すブロック図
である。ここで、データ信号列Ｄ１〜Ｄｎは、ｎ（ｎは
２以上の整数）個のキャリアにより予備回線を介して送
信側から伝送されてきたデータ信号列であり、予備回線
の受信装置の復調部（図示せず）によって受信復調され
たものである。また、フレーム同期パルスＦ１〜Ｆｎ
は、各データ信号列Ｄ１〜Ｄｎのそれぞれにフレーム同
期したパルスであり、同様に受信装置のフレーム同期部
（図示せず）によって再生されたものである。
である。ここで、データ信号列Ｄ１〜Ｄｎは、ｎ（ｎは
２以上の整数）個のキャリアにより予備回線を介して送
信側から伝送されてきたデータ信号列であり、予備回線
の受信装置の復調部（図示せず）によって受信復調され
たものである。また、フレーム同期パルスＦ１〜Ｆｎ
は、各データ信号列Ｄ１〜Ｄｎのそれぞれにフレーム同
期したパルスであり、同様に受信装置のフレーム同期部
（図示せず）によって再生されたものである。
【００１１】さて、遅延回路１〜ｎは、遅延制御データ
Ｓ１〜Ｓｎに応じた遅延量を入力信号に与えて、受信端
マトリクス切替器（図示せず）へ出力する。この場合、
遅延回路ｉ（１≦ｉ≦ｎ）は、データ信号列Ｄｉおよび
フレーム同期パルスＦｉに対して同じ遅延を与える。ま
た遅延制御データＳ１〜Ｓｎは、全キャリアのデータ信
号列およびフレーム同期パルスの位相が一致するように
設定される。ここで、遅延制御データＳ１〜Ｓｎを生成
するために、絶対遅延検出回路１１と、相対遅延検出回
路１２と、遅延データ記憶回路１３とを設けている。
Ｓ１〜Ｓｎに応じた遅延量を入力信号に与えて、受信端
マトリクス切替器（図示せず）へ出力する。この場合、
遅延回路ｉ（１≦ｉ≦ｎ）は、データ信号列Ｄｉおよび
フレーム同期パルスＦｉに対して同じ遅延を与える。ま
た遅延制御データＳ１〜Ｓｎは、全キャリアのデータ信
号列およびフレーム同期パルスの位相が一致するように
設定される。ここで、遅延制御データＳ１〜Ｓｎを生成
するために、絶対遅延検出回路１１と、相対遅延検出回
路１２と、遅延データ記憶回路１３とを設けている。
【００１２】システム建設時、キャリア間遅延差調整器
の調整は次のように実行する。
の調整は次のように実行する。
【００１３】まず、絶対遅延検出回路１１は、データ信
号列Ｄ１〜Ｄｎおよびフレーム同期パルスＦ１〜Ｆｎを
それぞれ受け、ｎ個のデータ信号列の内、最も遅延して
いるデータ信号列を検出し、検出情報Ｓａを相対遅延検
出回路１２へ送出する。また、相対遅延検出回路１２
は、データ信号列Ｄ１〜Ｄｎおよびフレーム同期パルス
Ｆ１〜Ｆｎ並びに検出情報Ｓａにより、最も遅延してい
るデータ信号列を基準としてｎ個のデータ信号列間の相
対遅延差を検出し、遅延制御データＳ１〜Ｓｎを生成し
て遅延データ記憶回路１３へ送出する。遅延データ記憶
回路１３は、書込み読出しが可能な不揮発性記憶回路、
例えばＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒ
ａｓａｂｌｅ ＰＲＯＭ）により構成され、遅延制御デ
ータＳ１〜Ｓｎを一旦記憶して遅延回路１〜ｎへ送出す
る。
号列Ｄ１〜Ｄｎおよびフレーム同期パルスＦ１〜Ｆｎを
それぞれ受け、ｎ個のデータ信号列の内、最も遅延して
いるデータ信号列を検出し、検出情報Ｓａを相対遅延検
出回路１２へ送出する。また、相対遅延検出回路１２
は、データ信号列Ｄ１〜Ｄｎおよびフレーム同期パルス
Ｆ１〜Ｆｎ並びに検出情報Ｓａにより、最も遅延してい
るデータ信号列を基準としてｎ個のデータ信号列間の相
対遅延差を検出し、遅延制御データＳ１〜Ｓｎを生成し
て遅延データ記憶回路１３へ送出する。遅延データ記憶
回路１３は、書込み読出しが可能な不揮発性記憶回路、
例えばＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒ
ａｓａｂｌｅ ＰＲＯＭ）により構成され、遅延制御デ
ータＳ１〜Ｓｎを一旦記憶して遅延回路１〜ｎへ送出す
る。
【００１４】このようにすることにより、遅延回路１〜
ｎは、遅延制御データＳ１〜Ｓｎをそれぞれ受けて、全
キャリアのデータ信号列およびフレーム同期パルスの位
相が一致するように遅延を与えるので、受信端マトリク
ス切替器における同期切替が可能となる。
ｎは、遅延制御データＳ１〜Ｓｎをそれぞれ受けて、全
キャリアのデータ信号列およびフレーム同期パルスの位
相が一致するように遅延を与えるので、受信端マトリク
ス切替器における同期切替が可能となる。
【００１５】
【発明の効果】以上説明したように本発明によれば、遅
延制御データに応じて、キャリアのデータ信号列および
フレーム同期パルスの位相がそれぞれ一致するように遅
延を与える遅延回路をキャリアに対応してそれぞれ設
け、また、キャリア間遅延差調整器を調整する場合は、
複数のキャリアの内最も遅延しているデータ信号列を検
出し、この最も遅延しているデータ信号列を基準として
複数のキャリア間の相対遅延差を検出して遅延制御デー
タを生成し、更に、遅延制御データを保持し対応する遅
延回路へ送出することにより、予備回線のキャリア間に
生じる伝搬遅延差を補償するための遅延調整を自動的に
行うことができるので、調整作業が簡略化でき、誤調整
を防止できる。
延制御データに応じて、キャリアのデータ信号列および
フレーム同期パルスの位相がそれぞれ一致するように遅
延を与える遅延回路をキャリアに対応してそれぞれ設
け、また、キャリア間遅延差調整器を調整する場合は、
複数のキャリアの内最も遅延しているデータ信号列を検
出し、この最も遅延しているデータ信号列を基準として
複数のキャリア間の相対遅延差を検出して遅延制御デー
タを生成し、更に、遅延制御データを保持し対応する遅
延回路へ送出することにより、予備回線のキャリア間に
生じる伝搬遅延差を補償するための遅延調整を自動的に
行うことができるので、調整作業が簡略化でき、誤調整
を防止できる。
【図１】本発明の一実施例を示すブロック図である。
１〜ｎ 遅延回路 １１ 絶対遅延検出回路 １２ 相対遅延検出回路 １３ 遅延データ記憶回路 Ｄ１〜Ｄｎ データ信号列 Ｆ１〜Ｆｎ フレーム同期パルス Ｓ１〜Ｓｎ 遅延制御データ
Claims (1)
- 【請求項１】 ｎ（ｎは２以上の整数）個のキャリアに
対してキャリアごとに現用回線から予備回線へマトリク
ス同期切替えを行うマルチキャリアディジタル無線通信
システムにおける予備回線のキャリア間遅延差調整器に
おいて、前記ｎ個のキャリアにより前記予備回線を介し
て伝送されてきたｎ個のデータ信号列の内最も遅れてい
るデータ信号列を検出する手段と、前記最も遅れている
データ信号列を基準として前記ｎ個のデータ信号列の相
対遅延差を検出して遅延制御データを生成する手段と、
前記遅延制御データを記憶し出力する手段と、この記憶
手段から出力される遅延制御データに応じて前記ｎ個の
データ信号列のそれぞれに遅延を与え前記ｎ個のデータ
信号列間の遅延差を一致させる手段とを備えることを特
徴とするキャリア間遅延差調整器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223787A JP2658658B2 (ja) | 1991-09-04 | 1991-09-04 | キャリア間遅延差調整器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223787A JP2658658B2 (ja) | 1991-09-04 | 1991-09-04 | キャリア間遅延差調整器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563685A true JPH0563685A (ja) | 1993-03-12 |
| JP2658658B2 JP2658658B2 (ja) | 1997-09-30 |
Family
ID=16803709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3223787A Expired - Lifetime JP2658658B2 (ja) | 1991-09-04 | 1991-09-04 | キャリア間遅延差調整器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658658B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370200B1 (en) | 1997-08-04 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Delay adjusting device and method for plural transmission lines |
| JP2007235318A (ja) * | 2006-02-28 | 2007-09-13 | Fujitsu Ltd | データ受信回路 |
-
1991
- 1991-09-04 JP JP3223787A patent/JP2658658B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370200B1 (en) | 1997-08-04 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Delay adjusting device and method for plural transmission lines |
| KR100546924B1 (ko) * | 1997-08-04 | 2006-03-23 | 마츠시타 덴끼 산교 가부시키가이샤 | 복수전송선로간의지연시간조정장치및조정방법 |
| JP2007235318A (ja) * | 2006-02-28 | 2007-09-13 | Fujitsu Ltd | データ受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658658B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970506 |