JPH0564907A - 通電時間制御方式及び通電時間制御回路 - Google Patents
通電時間制御方式及び通電時間制御回路Info
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- JPH0564907A JPH0564907A JP22902491A JP22902491A JPH0564907A JP H0564907 A JPH0564907 A JP H0564907A JP 22902491 A JP22902491 A JP 22902491A JP 22902491 A JP22902491 A JP 22902491A JP H0564907 A JPH0564907 A JP H0564907A
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- energization
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- 238000000034 method Methods 0.000 title claims description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 39
- 230000008707 rearrangement Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 発熱体の通電時間を示すデータから個々の発
熱体の通電の有無だけの情報に変換する過程で２nの重
み付けをし、通電時間の一括制御される発熱体を２つ以
上のブロックに分けてブロック単位に通電時間制御を多
重化し、さらに１つのデータの中に数個分の発熱体への
情報を織り込むことによりメモリからの読み取り回数を
減らすことで、変換に用いるメモリの読みだし時間にゆ
とりを持たせて低速メモリの使用を可能とすることで低
コストなプリンタを提供することにある。 【構成】 発熱体への通電時間情報を多くとも１ライン
分記憶させる一時記憶メモリ４３と前記情報の並びを変
えるデータ並び再配置回路４２と階調比較回路４４を有
する。
熱体の通電の有無だけの情報に変換する過程で２nの重
み付けをし、通電時間の一括制御される発熱体を２つ以
上のブロックに分けてブロック単位に通電時間制御を多
重化し、さらに１つのデータの中に数個分の発熱体への
情報を織り込むことによりメモリからの読み取り回数を
減らすことで、変換に用いるメモリの読みだし時間にゆ
とりを持たせて低速メモリの使用を可能とすることで低
コストなプリンタを提供することにある。 【構成】 発熱体への通電時間情報を多くとも１ライン
分記憶させる一時記憶メモリ４３と前記情報の並びを変
えるデータ並び再配置回路４２と階調比較回路４４を有
する。
Description
【０００１】
【産業上の利用分野】本発明は、サーマルプリンタのサ
ーマルヘッドの制御に関し、特に個別に発熱体への通電
時間を制御する技術に関する。
ーマルヘッドの制御に関し、特に個別に発熱体への通電
時間を制御する技術に関する。
【０００２】
【従来の技術】図６は、従来用いられているサーマルヘ
ッドの制御回路のブロック図である。図示しない情報源
よりバッファメモリ６２へ発熱体６７への通電時間を示
すデータ６１が入力される。データ６１は、発熱体１個
当り１バイトの情報量を割り当てられることが一般的で
ある。このとき情報量は最大２５６水準の制御階調数が
得られる。
ッドの制御回路のブロック図である。図示しない情報源
よりバッファメモリ６２へ発熱体６７への通電時間を示
すデータ６１が入力される。データ６１は、発熱体１個
当り１バイトの情報量を割り当てられることが一般的で
ある。このとき情報量は最大２５６水準の制御階調数が
得られる。
【０００３】サーマルヘッド６５は、複数の発熱体６７
の通電時間が一括して制御されるため、発熱体６７個々
の通電時間を制御するにはサーマルヘッドに装備された
レジスタ回路６４に対して個々の発熱体６７の通電の有
無だけの印字信号を全発熱体数分を１単位として１ライ
ンの印字時間中に制御階調数回だけ送る必要がある。例
えば制御階調数が１６水準ある場合、アドレス発生回路
６８からのアドレスをライン単位に繰り返してバッファ
メモリ６２から読み出し階調比較回路６６で個々の発熱
体６７の通電の有無だけの印字信号に変換してレジスタ
回路６３へ転送する操作を１６回繰り返すことになる。
の通電時間が一括して制御されるため、発熱体６７個々
の通電時間を制御するにはサーマルヘッドに装備された
レジスタ回路６４に対して個々の発熱体６７の通電の有
無だけの印字信号を全発熱体数分を１単位として１ライ
ンの印字時間中に制御階調数回だけ送る必要がある。例
えば制御階調数が１６水準ある場合、アドレス発生回路
６８からのアドレスをライン単位に繰り返してバッファ
メモリ６２から読み出し階調比較回路６６で個々の発熱
体６７の通電の有無だけの印字信号に変換してレジスタ
回路６３へ転送する操作を１６回繰り返すことになる。
【０００４】
【発明が解決しようとする課題】１ライン印字周期が一
定で個々の発熱体への制御階調数が増加していくとメモ
リからラッチ回路へのデータ転送周波数は比例して増加
し、その影響は特にメモリの読みだし時間に表れる。
定で個々の発熱体への制御階調数が増加していくとメモ
リからラッチ回路へのデータ転送周波数は比例して増加
し、その影響は特にメモリの読みだし時間に表れる。
【０００５】例えば３ms／ラインの印字周期で制御階調
数が１６水準あり発熱体数が２５６０個あり１回のメモ
リからの読み出しで１個の発熱体の情報を読み出す場
合、メモリの読みだし時間は、７３ns以下でなければな
らない。
数が１６水準あり発熱体数が２５６０個あり１回のメモ
リからの読み出しで１個の発熱体の情報を読み出す場
合、メモリの読みだし時間は、７３ns以下でなければな
らない。
【０００６】このような性能を持つ高速メモリは、価格
が非常に高くなるため、個々の発熱体への制御階調数の
高いプリンタは、価格も必然的に高いものになってい
た。
が非常に高くなるため、個々の発熱体への制御階調数の
高いプリンタは、価格も必然的に高いものになってい
た。
【０００７】そこで本発明の目的は、制御階調数を維持
しながらヘッドへのデータ転送回数を減らして低速メモ
リを使用し低コストの印字装置を提供することにある。
しながらヘッドへのデータ転送回数を減らして低速メモ
リを使用し低コストの印字装置を提供することにある。
【０００８】
【課題を解決するための手段】このため本発明の通電時
間制御回路は、発熱体への通電時間情報を多くとも１ラ
イン分記憶させる一時記憶メモリと前記情報の並びを変
えるデータ並び再配置回路と階調比較回路を有すること
を特徴としている。
間制御回路は、発熱体への通電時間情報を多くとも１ラ
イン分記憶させる一時記憶メモリと前記情報の並びを変
えるデータ並び再配置回路と階調比較回路を有すること
を特徴としている。
【０００９】
【作用】本発明によれば通電時間に重み付けをし、通電
時間の長さの違いを利用してブロック間で通電時間制御
を多重化することでメモリの読みだし回数を減らし、さ
らに１つのデータの中に数個分の発熱体への情報を織り
込むことによりメモリからの読み取り回数を減らすこと
ができ、メモリの読みだし時間にゆとりを持たせ低速メ
モリの使用を可能とし低コストのプリンタを提供するこ
とができる。
時間の長さの違いを利用してブロック間で通電時間制御
を多重化することでメモリの読みだし回数を減らし、さ
らに１つのデータの中に数個分の発熱体への情報を織り
込むことによりメモリからの読み取り回数を減らすこと
ができ、メモリの読みだし時間にゆとりを持たせ低速メ
モリの使用を可能とし低コストのプリンタを提供するこ
とができる。
【００１０】
【実施例】図１は、本発明の第１項記載の通電時間制御
方式を示す概念図である。
方式を示す概念図である。
【００１１】図１では制御階調数１６水準の場合の１ラ
イン印字中に実施される通電指示情報の転送時間と通電
時間の関係を示している。
イン印字中に実施される通電指示情報の転送時間と通電
時間の関係を示している。
【００１２】図示しないサーマルヘッドに装備されたレ
ジスタ回路へ発熱体通電の有無を示す情報群の１ライン
分だけ転送される。
ジスタ回路へ発熱体通電の有無を示す情報群の１ライン
分だけ転送される。
【００１３】このときの転送を時間的に示したのが図１
で左端の転送期間１である。
で左端の転送期間１である。
【００１４】転送終了後、図示しないサーマルヘッドに
装備されたレジスタ回路から一斉に発熱体通電の有無を
示す印字信号が各発熱体への通電スイッチの開閉を指示
する図示しないレジスタ回路へ転送され続く図示しない
ラッチ信号の入力によって各発熱体を一斉に通電する。
このときの通電を時間的に示したのが図１で左端の通電
期間２である。
装備されたレジスタ回路から一斉に発熱体通電の有無を
示す印字信号が各発熱体への通電スイッチの開閉を指示
する図示しないレジスタ回路へ転送され続く図示しない
ラッチ信号の入力によって各発熱体を一斉に通電する。
このときの通電を時間的に示したのが図１で左端の通電
期間２である。
【００１５】前記ラッチ回路への情報の転送が行われた
後、前記レジスタ回路へ次の発熱体通電の有無を示す情
報群の１ライン分転送される。このときの転送を時間的
に示したのが、図１の左から２番目の転送期間１であ
り、左端の通電期間２に多重して実施される。
後、前記レジスタ回路へ次の発熱体通電の有無を示す情
報群の１ライン分転送される。このときの転送を時間的
に示したのが、図１の左から２番目の転送期間１であ
り、左端の通電期間２に多重して実施される。
【００１６】以下同様に全部で７回の情報群の転送と通
電が行われる。
電が行われる。
【００１７】８回目の情報群は、２3の重み付けがなさ
れているので情報群の転送期間３の後通電期間４は、そ
れ以前の通電期間２の８倍の長さになっている。
れているので情報群の転送期間３の後通電期間４は、そ
れ以前の通電期間２の８倍の長さになっている。
【００１８】このため従来制御階調数が１６水準あると
きは、１６回の情報の転送と通電が実施されていたが、
本発明では、８回の情報の転送と通電だけで同等の性能
を実施することができる。
きは、１６回の情報の転送と通電が実施されていたが、
本発明では、８回の情報の転送と通電だけで同等の性能
を実施することができる。
【００１９】式１は、制御階調数と情報の転送回数の関
係を示している。
係を示している。
【００２０】
【数１】
【００２１】図２は、本発明の通電時間制御方式を通電
状況から見た概念図である。
状況から見た概念図である。
【００２２】この図では発熱体を２ブロックに分けてブ
ロック単位に一括して通電時間制御を行うサーマルヘッ
ドを用い、制御階調数１６水準で１ライン印字中に実施
される時の通電指示情報の転送期間と通電期間の関係を
示している。
ロック単位に一括して通電時間制御を行うサーマルヘッ
ドを用い、制御階調数１６水準で１ライン印字中に実施
される時の通電指示情報の転送期間と通電期間の関係を
示している。
【００２３】第１の情報群の転送期間１、３と通電期間
２、４の時系列的関係及び第２の情報群の転送期間５、
６と通電期間７、８の時系列的関係は、前記した通電時
間制御方式に準じている。
２、４の時系列的関係及び第２の情報群の転送期間５、
６と通電期間７、８の時系列的関係は、前記した通電時
間制御方式に準じている。
【００２４】第２の情報群の転送及び通電時間制御は転
送期間５及び通電期間６について第１の情報群の通電期
間４の期間中に実施される。
送期間５及び通電期間６について第１の情報群の通電期
間４の期間中に実施される。
【００２５】図３は、本発明の通電時間制御方式を印字
状況から見た概念図である。
状況から見た概念図である。
【００２６】図２と同様に発熱体を２ブロックに分けて
ブロック単位に一括して通電時間制御を行うサーマルヘ
ッドを用いる場合について示している。
ブロック単位に一括して通電時間制御を行うサーマルヘ
ッドを用いる場合について示している。
【００２７】第１の情報群による印字が左側に第２の情
報群による印字が右側に示されており、第１の情報群の
２3の重み付けを持つ通電期間４の期間中に多重して第
２の情報群の２0の重み付けを持つ転送時間５及び通電
時間６が実施される。
報群による印字が右側に示されており、第１の情報群の
２3の重み付けを持つ通電期間４の期間中に多重して第
２の情報群の２0の重み付けを持つ転送時間５及び通電
時間６が実施される。
【００２８】次のラインの印字のときには、図示しない
が第２の情報群の２3の重み付けを持つ通電期間８の期
間中に多重して第１の情報群の２0の重み付けを持つ転
送時間１及び通電時間２が実施され、相互に多重しなが
ら通電制御が進行する。
が第２の情報群の２3の重み付けを持つ通電期間８の期
間中に多重して第１の情報群の２0の重み付けを持つ転
送時間１及び通電時間２が実施され、相互に多重しなが
ら通電制御が進行する。
【００２９】このように１ライン印字幅を２ブロックに
分けて、通電制御を多重化させることで１ブロック当た
りの転送量を従来の１／２にすることができ転送期間長
を変化させなければデータ転送周期を長くすることがで
き従来の２倍の長さのメモリ読みだし時間が得られ、よ
り低速なメモリの使用が可能となる。
分けて、通電制御を多重化させることで１ブロック当た
りの転送量を従来の１／２にすることができ転送期間長
を変化させなければデータ転送周期を長くすることがで
き従来の２倍の長さのメモリ読みだし時間が得られ、よ
り低速なメモリの使用が可能となる。
【００３０】図４は、本発明の通電時間制御回路の構成
図である。
図である。
【００３１】図示しない情報源から各発熱体５８の通電
時間を意味するデータ４１がデータ並び再配置回路４２
を経由して一時記憶メモリ４３へ１ライン分入力され
る。このときデータ４１は、発熱体１個当り１バイトの
情報量を割り当てられるが有効ビットは最大５ビットで
ある。
時間を意味するデータ４１がデータ並び再配置回路４２
を経由して一時記憶メモリ４３へ１ライン分入力され
る。このときデータ４１は、発熱体１個当り１バイトの
情報量を割り当てられるが有効ビットは最大５ビットで
ある。
【００３２】図５は、データ並び再配置回路４２の動作
を示す概念図である。
を示す概念図である。
【００３３】データ並び再配置回路４２ではデータ４１
を２バイト単位に処理している。
を２バイト単位に処理している。
【００３４】まず１／２ライン分の第１の情報群となる
データ４１についてデータ４１の２バイト分を上位４ビ
ットと下位４ビットに分け、上位４ビット、下位４ビッ
トどうしを合わせて８ビットに再構成し、上位４ビット
から構成された上位バイトを一時記憶メモリ４３の先頭
から１／４ライン以上進んだ適当なアドレスから順次入
力し、下位４ビットから構成された下位バイトを一時記
憶メモリ４３の先頭から順次入力する。
データ４１についてデータ４１の２バイト分を上位４ビ
ットと下位４ビットに分け、上位４ビット、下位４ビッ
トどうしを合わせて８ビットに再構成し、上位４ビット
から構成された上位バイトを一時記憶メモリ４３の先頭
から１／４ライン以上進んだ適当なアドレスから順次入
力し、下位４ビットから構成された下位バイトを一時記
憶メモリ４３の先頭から順次入力する。
【００３５】続いて残りの第２の情報群となる１／２ラ
イン分について同様に処理を行う。その結果一時記憶メ
モリ４３の先頭番地から第１の情報群の下位バイト、１
／４ライン以上進んだ適当なアドレスから第１の情報群
の上位バイト、さらに１／４ライン以上進んだ適当なア
ドレスから第２の情報群の下位バイト、上位バイトとデ
ータが並び変えられる。
イン分について同様に処理を行う。その結果一時記憶メ
モリ４３の先頭番地から第１の情報群の下位バイト、１
／４ライン以上進んだ適当なアドレスから第１の情報群
の上位バイト、さらに１／４ライン以上進んだ適当なア
ドレスから第２の情報群の下位バイト、上位バイトとデ
ータが並び変えられる。
【００３６】一時記憶メモリ４３への転送が終了した
後、アドレス発生回路５３をリセットして第１の情報群
の下位バイトから処理を開始する。
後、アドレス発生回路５３をリセットして第１の情報群
の下位バイトから処理を開始する。
【００３７】階調比較回路４４の一方の入力には階調カ
ウント回路４５出力がもう一方に一時記憶メモリ４３の
出力４６のうちの４ビットが入力されており、一時記憶
メモリ４３の出力４６の方が大きいか等しいときに通電
許可信号４７を出力する。
ウント回路４５出力がもう一方に一時記憶メモリ４３の
出力４６のうちの４ビットが入力されており、一時記憶
メモリ４３の出力４６の方が大きいか等しいときに通電
許可信号４７を出力する。
【００３８】階調比較回路４４は、２個存在し同時に作
動して１回の一時記憶メモリ４３からの出力４６に対し
て２つの通電許可信号４７、４８に変換する。
動して１回の一時記憶メモリ４３からの出力４６に対し
て２つの通電許可信号４７、４８に変換する。
【００３９】階調比較回路４４を１個にして、一時記憶
メモリ４３の出力４６の上位４ビットと下位４ビットを
転送クロック４９のタイミングでどちらかを選択して階
調比較回路４４の入力にしてもよい。
メモリ４３の出力４６の上位４ビットと下位４ビットを
転送クロック４９のタイミングでどちらかを選択して階
調比較回路４４の入力にしてもよい。
【００４０】階調カウント回路４５の初期状態は制御階
調数が２nならば２n-1−１を出力している。
調数が２nならば２n-1−１を出力している。
【００４１】通電許可信号４７、４８は転送クロック４
９の１／２に分周したクロック５０に同期し１８０度の
位相をずらして印字信号５１に合成される。
９の１／２に分周したクロック５０に同期し１８０度の
位相をずらして印字信号５１に合成される。
【００４２】１／２ライン分の処理が終了すると、２0
通電期間タイミング回路５５が作動し時期がくるとラッ
チ信号５６をラッチ回路５７へ出力し、レジスタ回路５
２により各発熱体に割り当てた印字信号５１に従って各
発熱体が一斉に通電される。各発熱体の通電期間は、次
のラッチ信号５６が入力された時までである。
通電期間タイミング回路５５が作動し時期がくるとラッ
チ信号５６をラッチ回路５７へ出力し、レジスタ回路５
２により各発熱体に割り当てた印字信号５１に従って各
発熱体が一斉に通電される。各発熱体の通電期間は、次
のラッチ信号５６が入力された時までである。
【００４３】階調カウント回路４５の出力値を１減じ、
アドレス発生回路５３をリセットして再び一時記憶メモ
リ４３の先頭から読みだしを開始し印字信号５１を出力
してラッチ信号５６を出力する。
アドレス発生回路５３をリセットして再び一時記憶メモ
リ４３の先頭から読みだしを開始し印字信号５１を出力
してラッチ信号５６を出力する。
【００４４】この操作を階調カウント回路４５の出力値
が減じた結果０になるまで続けられる。
が減じた結果０になるまで続けられる。
【００４５】階調カウント回路４５の出力値が減じた結
果０になったならば、アドレス発生回路５３の一時記憶
メモリ４３への読みだし開始番地を変更して第１の情報
群の上位バイトが収納されている先頭番地から読み出し
を開始する。
果０になったならば、アドレス発生回路５３の一時記憶
メモリ４３への読みだし開始番地を変更して第１の情報
群の上位バイトが収納されている先頭番地から読み出し
を開始する。
【００４６】このとき階調カウント回路４５の初期値を
１に設定し、前記した下位バイトと同様の処理を１回実
施して印字信号５１、ラッチ信号５６を出力する。
１に設定し、前記した下位バイトと同様の処理を１回実
施して印字信号５１、ラッチ信号５６を出力する。
【００４７】次にアドレス発生回路５３の一時記憶メモ
リ４３の読みだし開始番地を変更して第２の情報群の下
位バイトが収納されている先頭番地から読みだしを開始
し、第１の情報群の下位バイトと同様の処理を実行す
る。
リ４３の読みだし開始番地を変更して第２の情報群の下
位バイトが収納されている先頭番地から読みだしを開始
し、第１の情報群の下位バイトと同様の処理を実行す
る。
【００４８】処理が終了すると第１の情報群の上位バイ
トの処理と同様に第２の情報群の上位バイトについても
処理が実行される。
トの処理と同様に第２の情報群の上位バイトについても
処理が実行される。
【００４９】ここで１ライン分の処理が終了し、再び図
示しない情報源からデータがデータ並び再配置回路４２
を経由して一時記憶メモリ４３へ１ライン分入力されて
処理が進行し、最終的に１ページの印字が実行される。
一時記憶メモリ４３からの読みだし時間は、転送クロッ
ク４９の周期の２倍の長さで済むため、例えばｎ＝４の
制御階調数が１６水準で、ブロック当りの発熱体数が１
２８０個の２ブロック構成で１ライン当たり３ｍｓの通
電周期を満たすためには、一時記憶メモリ４３の読みだ
し時間は、２９２ｎｓ以下であればよく従来の４倍の長
さで同等の性能が得られることになり、コストの低い低
速メモリの使用が可能となる。また一時記憶メモリ４３
に読みだし時間７３ｎｓで応答するメモリが使用できる
場合制御階調数は３２水準まで取ることが可能であり、
従来の２倍の性能が得られることになる。
示しない情報源からデータがデータ並び再配置回路４２
を経由して一時記憶メモリ４３へ１ライン分入力されて
処理が進行し、最終的に１ページの印字が実行される。
一時記憶メモリ４３からの読みだし時間は、転送クロッ
ク４９の周期の２倍の長さで済むため、例えばｎ＝４の
制御階調数が１６水準で、ブロック当りの発熱体数が１
２８０個の２ブロック構成で１ライン当たり３ｍｓの通
電周期を満たすためには、一時記憶メモリ４３の読みだ
し時間は、２９２ｎｓ以下であればよく従来の４倍の長
さで同等の性能が得られることになり、コストの低い低
速メモリの使用が可能となる。また一時記憶メモリ４３
に読みだし時間７３ｎｓで応答するメモリが使用できる
場合制御階調数は３２水準まで取ることが可能であり、
従来の２倍の性能が得られることになる。
【００５０】
【発明の効果】以上説明したように本発明によれば発熱
体の通電時間を示すデータから個々の発熱体の通電の有
無だけの情報に変換する過程で２nの重み付けをし、通
電時間の一括制御される発熱体を２つ以上のブロックに
分けてブロック単位に通電時間制御を多重化し、さらに
１つのデータの中に数個分の発熱体への情報を織り込む
ことによりメモリからの読み取り回数を減らすことがで
き、変換に用いるメモリの読みだし時間にゆとりを持た
せ低速メモリの使用を可能とすることで低コストなプリ
ンタが提供できる。
体の通電時間を示すデータから個々の発熱体の通電の有
無だけの情報に変換する過程で２nの重み付けをし、通
電時間の一括制御される発熱体を２つ以上のブロックに
分けてブロック単位に通電時間制御を多重化し、さらに
１つのデータの中に数個分の発熱体への情報を織り込む
ことによりメモリからの読み取り回数を減らすことがで
き、変換に用いるメモリの読みだし時間にゆとりを持た
せ低速メモリの使用を可能とすることで低コストなプリ
ンタが提供できる。
【００５１】またメモリの読みだし時間が従来通りなら
ばより多い制御階調数が得られより高い印字品質が得ら
れる副次的効果がある。
ばより多い制御階調数が得られより高い印字品質が得ら
れる副次的効果がある。
【図１】本発明の通電時間制御方式を示す概念図。
【図２】本発明の通電時間制御方式を通電状況から見た
概念図。
概念図。
【図３】本発明の通電時間制御方式を印字状況から見た
概念図。
概念図。
【図４】本発明の通電時間制御回路の構成図。
【図５】データ並び再配置回路の動作を示す概念図。
【図６】従来用いられているサーマルヘッドの制御回路
のブロック図。
のブロック図。
４２...データ並び再配置回路 ４３...一時記憶メモリ ４４...階調比較回路 ４５...階調カウント回路 ５１...印字信号 ５５...２0通電期間タイミング回路 ５６...ラッチ信号
Claims (3)
- 【請求項１】 複数の発熱体の通電時間を一括して制御
するサーマルヘッドを用いて１ライン当たりの通電時間
を細分化して発熱体毎の通電時間を制御する通電時間制
御方式において、細分化した通電時間が２種類あり、一
方が他方の２のｎ乗倍の長さを持ち、かつｎが１から４
までの整数値をとること、及び短い方の通電時間制御が
２のｎ乗−１回連続して繰り返され、その後長い方の通
電時間制御が１回行われることを特徴とする通電時間制
御方式。 - 【請求項２】 複数の発熱体をブロックに分けてブロッ
ク単位に一括して通電時間制御するサーマルヘッド及び
請求項１記載の通電時間制御方式を用いるサーマルプリ
ンタにおいて一方のブロックが長い方の通電時間制御を
実施しているときに他方のブロックが短い方の通電時間
制御を同時に実施することを特徴とする通電時間制御方
式。 - 【請求項３】 複数のブロックに分けてブロック単位に
一括して通電時間制御するラインサーマルヘッドを用い
て個々の発熱体の通電時間を制御するサーマルプリンタ
において発熱体への通電時間情報を多くとも１ライン分
記憶させる一時記憶メモリと前記情報の並びを変えるデ
ータ並び再配置回路と階調比較回路を有することを特徴
とする通電時間制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22902491A JPH0564907A (ja) | 1991-09-09 | 1991-09-09 | 通電時間制御方式及び通電時間制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22902491A JPH0564907A (ja) | 1991-09-09 | 1991-09-09 | 通電時間制御方式及び通電時間制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0564907A true JPH0564907A (ja) | 1993-03-19 |
Family
ID=16885558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22902491A Pending JPH0564907A (ja) | 1991-09-09 | 1991-09-09 | 通電時間制御方式及び通電時間制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0564907A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729355A (en) * | 1994-01-28 | 1998-03-17 | Matsushita Electric Industrial Co. Ltd. | Facsimile machine having a phase/amplitude fluctuation detector |
-
1991
- 1991-09-09 JP JP22902491A patent/JPH0564907A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729355A (en) * | 1994-01-28 | 1998-03-17 | Matsushita Electric Industrial Co. Ltd. | Facsimile machine having a phase/amplitude fluctuation detector |
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