JPH0747324B2 - プリンタ装置 - Google Patents
プリンタ装置Info
- Publication number
- JPH0747324B2 JPH0747324B2 JP62149567A JP14956787A JPH0747324B2 JP H0747324 B2 JPH0747324 B2 JP H0747324B2 JP 62149567 A JP62149567 A JP 62149567A JP 14956787 A JP14956787 A JP 14956787A JP H0747324 B2 JPH0747324 B2 JP H0747324B2
- Authority
- JP
- Japan
- Prior art keywords
- print data
- address
- data
- bit
- byte
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Dot-Matrix Printers And Others (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はプリンタ装置、特に縦（横）方向の印字デー
タを横（縦）方向に変換して印字できるプリンタ装置に
関するものである。
タを横（縦）方向に変換して印字できるプリンタ装置に
関するものである。
［従来の技術］ 第８図は、三菱電機社製ラインサーマルカラープリンタ
G 500−10のパラレルインターフェース仕様書に示され
た従来のプリンタ装置のブロック図である。この装置に
おいて、１バイトごと（すなわち８ビット並列）に送ら
れてきたデータを印字する場合の動作を説明する。１バ
イト目のデータは、第７図に示すようにドットＮ＋１、
2N＋１、3N＋１、4N＋１、5N＋１、6N＋１、7N＋１のド
ットデータから構成されている。ドット１は１行目の左
端に印字されるべきデータであり、ドットＮ＋１は２行
目の左端に印字されるべきデータである。同様にドット
7N＋１は８行目の左端に印字されるべきデータである。
２バイト目のデータのドット２は１行目の左端から２番
目に印字されるべきデータであり、ドット7N＋１は８行
目の左から２番目に印字されるべきデータである。
G 500−10のパラレルインターフェース仕様書に示され
た従来のプリンタ装置のブロック図である。この装置に
おいて、１バイトごと（すなわち８ビット並列）に送ら
れてきたデータを印字する場合の動作を説明する。１バ
イト目のデータは、第７図に示すようにドットＮ＋１、
2N＋１、3N＋１、4N＋１、5N＋１、6N＋１、7N＋１のド
ットデータから構成されている。ドット１は１行目の左
端に印字されるべきデータであり、ドットＮ＋１は２行
目の左端に印字されるべきデータである。同様にドット
7N＋１は８行目の左端に印字されるべきデータである。
２バイト目のデータのドット２は１行目の左端から２番
目に印字されるべきデータであり、ドット7N＋１は８行
目の左から２番目に印字されるべきデータである。
送られてきた１バイト目のデータは、ラッチ回路６に保
持される。マイクロプロセッサ１はラッチ回路６に制御
信号を与えて、保持されている印字データをRAM3の所定
アドレスに転送して記憶させる。次に、上記と同じよう
にして、２バイト目以降Ｎバイト目までのデータを、RA
M3にアドレスを変えて記憶する。
持される。マイクロプロセッサ１はラッチ回路６に制御
信号を与えて、保持されている印字データをRAM3の所定
アドレスに転送して記憶させる。次に、上記と同じよう
にして、２バイト目以降Ｎバイト目までのデータを、RA
M3にアドレスを変えて記憶する。
その後、マイクロプロセッサ１は、RAM3に記憶されたデ
ータのうち１バイト目から８バイト目までを読み出す。
そして、各バイトの８ビット目だけを演算処理によって
取り出し、第７図のドット１から８によって構成される
８ビットの信号を得る。さらに、マイクロプロセッサ１
は、この並列８ビットの信号をパラレル−シリアル変換
器５に送り、シリアル印字データに変換する。
ータのうち１バイト目から８バイト目までを読み出す。
そして、各バイトの８ビット目だけを演算処理によって
取り出し、第７図のドット１から８によって構成される
８ビットの信号を得る。さらに、マイクロプロセッサ１
は、この並列８ビットの信号をパラレル−シリアル変換
器５に送り、シリアル印字データに変換する。
次に、RAM3に記憶されたデータのうち９バイト目から16
バイト目までを読み出す。そして、各バイトの８ビット
目だけを演算処理によって取り出し、第７図のドット９
から16によって構成される８ビットの信号を得る。さら
に、マイクロプロセッサ１は、この並列８ビットの信号
をパラレル−シリアル変換器５に送り、シリアル印字デ
ータに変換する。以下同様にして、Ｎバイトまでについ
て同様の処理を行う。パラレル−シリアル変換器５は、
変換したシリアルデータ（ドット１からＮまで）を印字
手段に送り、印字手段はこれを１行目に印字する（第７
図参照）。
バイト目までを読み出す。そして、各バイトの８ビット
目だけを演算処理によって取り出し、第７図のドット９
から16によって構成される８ビットの信号を得る。さら
に、マイクロプロセッサ１は、この並列８ビットの信号
をパラレル−シリアル変換器５に送り、シリアル印字デ
ータに変換する。以下同様にして、Ｎバイトまでについ
て同様の処理を行う。パラレル−シリアル変換器５は、
変換したシリアルデータ（ドット１からＮまで）を印字
手段に送り、印字手段はこれを１行目に印字する（第７
図参照）。
２行目の印字については、上記と同じ処理を各バイトの
７ビット目だけを取り出すことによって行う。以下同様
にして、８行目までの印字を行う。
７ビット目だけを取り出すことによって行う。以下同様
にして、８行目までの印字を行う。
［発明が解決しようとする問題点］ 上記のような従来のプリンタ装置では、マイクロプロセ
ッサ１が演算処理によってデータの選択等をしなければ
ならず、処理時間を要す。また、マイクロプロセッサ１
が占有され、他の処理を行うことができなくなるという
問題もあった。
ッサ１が演算処理によってデータの選択等をしなければ
ならず、処理時間を要す。また、マイクロプロセッサ１
が占有され、他の処理を行うことができなくなるという
問題もあった。
この発明は、上記の問題点を解決して、印字速度の早い
プリンタ装置を提供することを目的とする。
プリンタ装置を提供することを目的とする。
［問題点を解決するための手段］ この発明に係るプリンタ装置は、CPUバスラインに接続
されたRAMとは別個に設けられた印字データ記憶回路部
と、これにアドレス信号を与えるアドレス計数回路部を
備えている。さらに、印字データ記憶回路部からアドレ
ス順に読み出されたパラレル印字データの特定ビットを
選択して出力する動作を各ビットごとに行うビット選択
出力回路部を備えている。
されたRAMとは別個に設けられた印字データ記憶回路部
と、これにアドレス信号を与えるアドレス計数回路部を
備えている。さらに、印字データ記憶回路部からアドレ
ス順に読み出されたパラレル印字データの特定ビットを
選択して出力する動作を各ビットごとに行うビット選択
出力回路部を備えている。
［作用］ 送られてきたパラレル印字データは、各バイトごとに印
字データ記憶回路部に記憶される。この際、アドレス計
数回路部は印字データ記憶回路部に順次アドレスを出力
し、アドレスごとに各バイトを記憶していく。次に、印
字データ記憶回路部に記憶された印字データを各バイト
ごとに取り出す。ビット選択出力回路部は、この取り出
された印字データの各バイトにつき、第１のビットのみ
を選択して出力し、印字手段に与える。第２のビット以
下すべてのビットについて上記と同様の動作を行い、印
字手段に出力する。
字データ記憶回路部に記憶される。この際、アドレス計
数回路部は印字データ記憶回路部に順次アドレスを出力
し、アドレスごとに各バイトを記憶していく。次に、印
字データ記憶回路部に記憶された印字データを各バイト
ごとに取り出す。ビット選択出力回路部は、この取り出
された印字データの各バイトにつき、第１のビットのみ
を選択して出力し、印字手段に与える。第２のビット以
下すべてのビットについて上記と同様の動作を行い、印
字手段に出力する。
［実施例］ この発明の一実施例によるプリンタ装置の構成を第１図
に示す。この実施例においては、印字データ記憶回路部
としてラインバッファ11が、アドレス計数回路部として
カウンタ回路10が、ビット選択出力回路部としてセレク
タ回路13が設けられている。
に示す。この実施例においては、印字データ記憶回路部
としてラインバッファ11が、アドレス計数回路部として
カウンタ回路10が、ビット選択出力回路部としてセレク
タ回路13が設けられている。
第７図に示すような印字データを印字する動作を以下説
明する。印字処理を大きく２つに分けると、パラレル印
字データをラインバッファ11に記憶する処理と、記憶し
たデータを読み出して印字する処理とに分けられる。ま
ず、パラレル印字データをラインバッファ11に記憶する
処理について、第１図、第２図、第３図を参照しつつ説
明する。送られてきたパラレル印字データは、バッファ
回路14を介してラインバッファ11に与えられている。マ
イクロプロセッサ１は、カウンタ回路10に対しカウント
ロード信号を与え、入力するバイト数（第７図の場合
Ｎ）をカウンタ回路10にセットする。データの１バイト
ごとにおくられてくるストローブ信号によってカウント
ダウンを行い、カウンタ回路10はAn-1のアドレスをライ
ンバッファ11に与える（第２図参照）。この時、ライン
バッファ11には１バイト目のデータであるパラレル入力
データD1（第２図参照）が与えられているので、アドレ
スAn-1にデータD1が記憶される。同様にてアドレスAn-2
にデータD2が記憶され、以下アドレスA0までくり返され
る。カウンタ回路の出力が０、すなわちアドレスがA0に
なるとカウントアップ信号が出力される。この信号はマ
イクロプロセッサ１に与えられ、マイクロプロセッサ１
はラインバッファ11への記憶が完了したことを知る。
明する。印字処理を大きく２つに分けると、パラレル印
字データをラインバッファ11に記憶する処理と、記憶し
たデータを読み出して印字する処理とに分けられる。ま
ず、パラレル印字データをラインバッファ11に記憶する
処理について、第１図、第２図、第３図を参照しつつ説
明する。送られてきたパラレル印字データは、バッファ
回路14を介してラインバッファ11に与えられている。マ
イクロプロセッサ１は、カウンタ回路10に対しカウント
ロード信号を与え、入力するバイト数（第７図の場合
Ｎ）をカウンタ回路10にセットする。データの１バイト
ごとにおくられてくるストローブ信号によってカウント
ダウンを行い、カウンタ回路10はAn-1のアドレスをライ
ンバッファ11に与える（第２図参照）。この時、ライン
バッファ11には１バイト目のデータであるパラレル入力
データD1（第２図参照）が与えられているので、アドレ
スAn-1にデータD1が記憶される。同様にてアドレスAn-2
にデータD2が記憶され、以下アドレスA0までくり返され
る。カウンタ回路の出力が０、すなわちアドレスがA0に
なるとカウントアップ信号が出力される。この信号はマ
イクロプロセッサ１に与えられ、マイクロプロセッサ１
はラインバッファ11への記憶が完了したことを知る。
次に、記憶したデータを読み出して印字する処理につい
て、第１図、第４図、第５図、第６図を用いて説明す
る。マイクロプロセッサ１は、セレクト回路13をビット
８に選定する。またマイクロプロセッサ１はカウンタ回
路10にカウントロード信号を与え、出力するバイト数
（この場合Ｎ）をカウンタ回路10にセットする。ストロ
ーブ信号によってカウントダウンを行い、カウンタ回路
10はAn-1のアドレスをラインバッファ11に与える（第４
図参照）。したがって、ラインバッファ11は１バイ目の
データであるパラレルデータD1を出力し、セレクト回路
13に与える。このパラレルデータD1は、第７図に示すよ
うに、ドット１、Ｎ＋１、2N＋１、3N＋１、4N＋１、5N
＋１、6N＋１、7N＋１の８ビットで構成されている。セ
レクト回路13は、この時、ビット８に選択されているの
で、８ビット目のドット１が出力され、印字手段に与え
られる。
て、第１図、第４図、第５図、第６図を用いて説明す
る。マイクロプロセッサ１は、セレクト回路13をビット
８に選定する。またマイクロプロセッサ１はカウンタ回
路10にカウントロード信号を与え、出力するバイト数
（この場合Ｎ）をカウンタ回路10にセットする。ストロ
ーブ信号によってカウントダウンを行い、カウンタ回路
10はAn-1のアドレスをラインバッファ11に与える（第４
図参照）。したがって、ラインバッファ11は１バイ目の
データであるパラレルデータD1を出力し、セレクト回路
13に与える。このパラレルデータD1は、第７図に示すよ
うに、ドット１、Ｎ＋１、2N＋１、3N＋１、4N＋１、5N
＋１、6N＋１、7N＋１の８ビットで構成されている。セ
レクト回路13は、この時、ビット８に選択されているの
で、８ビット目のドット１が出力され、印字手段に与え
られる。
次のストローブ信号により、カウンタ回路10はさらにカ
ウントダウンし、アドレスAn-2をラインバッファ11に与
える。したがって、ラインバッファ11は２バイト目のデ
ータであるパラレルデータD2を出力し、セレクト回路13
に与える。このパラレルデータD2は、第７図に示すよう
に、ドット2,N＋２、2N＋２、3N＋２、4N＋２、5N＋
２、6N＋２、7N＋２の８ビットで構成されている。セレ
クト回路13は、この時、ビット８に選択されているの
で、８ビット目のドット２が出力され、印字手段に与え
られる。
ウントダウンし、アドレスAn-2をラインバッファ11に与
える。したがって、ラインバッファ11は２バイト目のデ
ータであるパラレルデータD2を出力し、セレクト回路13
に与える。このパラレルデータD2は、第７図に示すよう
に、ドット2,N＋２、2N＋２、3N＋２、4N＋２、5N＋
２、6N＋２、7N＋２の８ビットで構成されている。セレ
クト回路13は、この時、ビット８に選択されているの
で、８ビット目のドット２が出力され、印字手段に与え
られる。
以上の動作をアドレスA0、すなわちDnデータまで繰り返
し、ドットＮまでを印字データとして出力する。アドレ
スA0が出力されると、カウントアップ信号がマイクロプ
ロセッサ１に与えられ、ビット８（すなわち１行目）に
ついての印字データ出力の完了したことがマイクロプロ
セッサ１に知らされる。
し、ドットＮまでを印字データとして出力する。アドレ
スA0が出力されると、カウントアップ信号がマイクロプ
ロセッサ１に与えられ、ビット８（すなわち１行目）に
ついての印字データ出力の完了したことがマイクロプロ
セッサ１に知らされる。
上記のビット８についての動作とまったく同じ動作を、
ビット７〜ビット１についても行う（第５図参照）。こ
れにより、２行目〜７行目までの印字データが出力され
る。
ビット７〜ビット１についても行う（第５図参照）。こ
れにより、２行目〜７行目までの印字データが出力され
る。
［発明の効果］ この発明に係るプリンタ装置は、マイクロプロセッサの
バスライン上のRAMとは別個の印字データ記憶回路部を
備え、アドレス計数回路部によってアドレスの指定を受
けて読み出された１バイト毎のデータからビット選択出
力回路部によって特定のビットのデータのシリアルデー
タ列を出力する。したがって、マイクロプロセッサがア
ドレス管理を行う必要がなく、また演算処理を行う必要
もないので、印字処理の時間が短縮され、また印字処理
中であってもマイクロプロセッサは他の処理を行うこと
ができる。
バスライン上のRAMとは別個の印字データ記憶回路部を
備え、アドレス計数回路部によってアドレスの指定を受
けて読み出された１バイト毎のデータからビット選択出
力回路部によって特定のビットのデータのシリアルデー
タ列を出力する。したがって、マイクロプロセッサがア
ドレス管理を行う必要がなく、また演算処理を行う必要
もないので、印字処理の時間が短縮され、また印字処理
中であってもマイクロプロセッサは他の処理を行うこと
ができる。
第１図はこの発明の一実施例によるプリンタ装置のブロ
ック図、第２図はこの実施例によるプリンタ装置のパラ
レル印字データ入力時のタイミングチャートを示す図、
第３図はこの実施例によるプリンタ装置のパラレル印字
データ入力時のフローチャートを示す図、第４図は１行
分の印字データ出力時のタイミングチャートを示す図、
第５図は８行分の印字データ出力時のタイミングチャー
トを示す図、第６図は印字データ出力時のフローチャー
トを示す図、第７図は転送されてくるパラレルデータと
印字ドットとの関係を示す図、第８図は従来のプリンタ
装置を示すブロック図である。10はカウンタ回路、11は
ラインバッファ、13はセレクト回路である。 なお、各図中同一符号は同一又は相当部分を示す。
ック図、第２図はこの実施例によるプリンタ装置のパラ
レル印字データ入力時のタイミングチャートを示す図、
第３図はこの実施例によるプリンタ装置のパラレル印字
データ入力時のフローチャートを示す図、第４図は１行
分の印字データ出力時のタイミングチャートを示す図、
第５図は８行分の印字データ出力時のタイミングチャー
トを示す図、第６図は印字データ出力時のフローチャー
トを示す図、第７図は転送されてくるパラレルデータと
印字ドットとの関係を示す図、第８図は従来のプリンタ
装置を示すブロック図である。10はカウンタ回路、11は
ラインバッファ、13はセレクト回路である。 なお、各図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】アドレス信号を受けて、そのアドレスに又
はそのアドレスから、バイト単位でパラレル印字データ
を記憶又は読み出しする印字データ記憶回路部、 データ転送ストローブ信号を上記印字データのバイト数
に相当する所定数までカウントし、カウント出力を上記
印字データ記憶回路部に上記アドレス信号として与える
アドレス計数回路部、 上記印字データ記憶回路部からアドレス順に読み出され
た１バイトのパラレル印字データ中から指定された特定
ビットを選択して出力する動作を各バイトについて順次
行うことにより上記特定ビットのデータをシリアルデー
タ列として出力する動作を各ビットごとに行うビット選
択出力回路部、 上記ビット選択出力回路部からの出力を印字する印字手
段、及び 上記バイト数を指定し、かつ、上記アドレス計数回路部
のカウントアップ信号に応じて順次特定ビットを指定す
るCPU、 を備えたことを特徴とするプリンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149567A JPH0747324B2 (ja) | 1987-06-16 | 1987-06-16 | プリンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149567A JPH0747324B2 (ja) | 1987-06-16 | 1987-06-16 | プリンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63312855A JPS63312855A (ja) | 1988-12-21 |
| JPH0747324B2 true JPH0747324B2 (ja) | 1995-05-24 |
Family
ID=15478007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149567A Expired - Lifetime JPH0747324B2 (ja) | 1987-06-16 | 1987-06-16 | プリンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0747324B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100581A (en) * | 1980-12-13 | 1982-06-22 | Usac Electronics Ind Co Ltd | Print control system |
| JPS5917636A (ja) * | 1982-07-21 | 1984-01-28 | Hitachi Ltd | 文字変換方式 |
| JPS59119440A (ja) * | 1982-12-25 | 1984-07-10 | Toshiba Corp | 印字制御方式 |
| JPS61233558A (ja) * | 1985-03-01 | 1986-10-17 | Hitachi Ltd | 文字変換方式 |
-
1987
- 1987-06-16 JP JP62149567A patent/JPH0747324B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63312855A (ja) | 1988-12-21 |
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