JPH0566045B2 - - Google Patents
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- JPH0566045B2 JPH0566045B2 JP63150280A JP15028088A JPH0566045B2 JP H0566045 B2 JPH0566045 B2 JP H0566045B2 JP 63150280 A JP63150280 A JP 63150280A JP 15028088 A JP15028088 A JP 15028088A JP H0566045 B2 JPH0566045 B2 JP H0566045B2
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- Japan
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- circuit
- cmos
- output
- bipolar
- bipolar transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、CMOSとバイポーラとを組合わせ
た低消費電力、高速の半導体集積回路装置に関
し、特にこれらの半導体集積回路装置の構成法に
関するものである。
た低消費電力、高速の半導体集積回路装置に関
し、特にこれらの半導体集積回路装置の構成法に
関するものである。
［従来の技術］
従来からCMOSとバイポーラ、トランジスタ
とを組合わせてCMOSの低消費電力とバイポー
ラの高速性とを兼ね備えた半導体回路を構成しよ
うという試みが知られている。第１図はその一例
の半導体回路でインバータである。この種の回路
としては、これと異なる構成のものも知られてい
るが、インバータが多い。
とを組合わせてCMOSの低消費電力とバイポー
ラの高速性とを兼ね備えた半導体回路を構成しよ
うという試みが知られている。第１図はその一例
の半導体回路でインバータである。この種の回路
としては、これと異なる構成のものも知られてい
るが、インバータが多い。
上述の回路は、アイ・イー・イー・トランザク
シヨンズ・オン・エレトクロン・デバイシズ，
Vol.ED−16，No.11，1969年11月第945頁乃至第
951頁（IEEE TRANSACTION ON
ELECTRON DEVICES Vol.ED−16，No.11，
Nov，1969，PP.945〜951）に記載されている。
シヨンズ・オン・エレトクロン・デバイシズ，
Vol.ED−16，No.11，1969年11月第945頁乃至第
951頁（IEEE TRANSACTION ON
ELECTRON DEVICES Vol.ED−16，No.11，
Nov，1969，PP.945〜951）に記載されている。
この文献によれば、第950頁の(4)式および(5)式
から明らかなように、バイポーラ・CMOS複合
回路の遅延時間はその出力部のバイポーラ・トラ
ンジスタの電流増幅率hfeでCMOS回路の遅延時
間を割つた値となり、バイポーラ・CMOS複合
回路はCMOS回路より常に高速で動作するもの
と考えられている。
から明らかなように、バイポーラ・CMOS複合
回路の遅延時間はその出力部のバイポーラ・トラ
ンジスタの電流増幅率hfeでCMOS回路の遅延時
間を割つた値となり、バイポーラ・CMOS複合
回路はCMOS回路より常に高速で動作するもの
と考えられている。
第２図ａはCMOSゲート回路２１（例として
２入力NANDゲートを示している）と負荷容量
CLとの間にバイポーラ・CMOS複合回路２２
（例えば第１図の回路）を付加して、高負荷駆動
能力のバイポーラ・CMOS複合回路２２により
非常に重い負荷容量CLを比較的高速で駆動する
ものである。
２入力NANDゲートを示している）と負荷容量
CLとの間にバイポーラ・CMOS複合回路２２
（例えば第１図の回路）を付加して、高負荷駆動
能力のバイポーラ・CMOS複合回路２２により
非常に重い負荷容量CLを比較的高速で駆動する
ものである。
［発明が解決しようとする課題］
上記の如く第２図ａのバイポーラ・CMOS複
合回路は非常に重い負荷容量CLを比較的高速で
駆動するものであるが、逆に負荷容量CL（配線容
量および駆動すべき次段ゲートの入力容量の和）
が小さいとき（たとえば0.1pF程度）には、
CMOSゲート回路２１だけで充分に高速であり、
バイポーラ・CMOS複合バツフア回路２２を付
加すれば、かえつて負荷駆動の応答は遅くなるこ
とが本発明者らの検討により明らかとされた。
合回路は非常に重い負荷容量CLを比較的高速で
駆動するものであるが、逆に負荷容量CL（配線容
量および駆動すべき次段ゲートの入力容量の和）
が小さいとき（たとえば0.1pF程度）には、
CMOSゲート回路２１だけで充分に高速であり、
バイポーラ・CMOS複合バツフア回路２２を付
加すれば、かえつて負荷駆動の応答は遅くなるこ
とが本発明者らの検討により明らかとされた。
しかし、バイポーラ・CMOS複合バツフア回
路２２を省略した場合は、負荷容量CLが大きく
（たとえば1pF程度と）なると、CMOS回路２１
は駆動能力が劣るため非常に遅くなり、遅延時間
は軽負荷のときの数倍（たとえば３倍以上）とな
ることも本発明者らの検討により明らかとされ
た。
路２２を省略した場合は、負荷容量CLが大きく
（たとえば1pF程度と）なると、CMOS回路２１
は駆動能力が劣るため非常に遅くなり、遅延時間
は軽負荷のときの数倍（たとえば３倍以上）とな
ることも本発明者らの検討により明らかとされ
た。
このような事情を、第２図ｂに示したCMOS
回路とバイポーラ・CMOS複合回路の伝播遅延
時間tpdの負荷容量依存性を参照して詳細に説明
する。
回路とバイポーラ・CMOS複合回路の伝播遅延
時間tpdの負荷容量依存性を参照して詳細に説明
する。
まず、上述のように従来は、バイポーラ・
CMOS複合回路はCMOS回路より常に高速で動
作するものと考えられていた。しかし、本発明者
らの検討によると、第２図ｂに示すように、
2.0μmプロセスは約0.3pF、1.3μmプロセスでは約
0.2pFを境にして、両者の関係は逆転する。すな
わち、ある一定の負荷容量以下では、CMOS回
路の動作速度が速いのである。第２図ｂは第２図
ａに示された回路を、ゲート幅ＷとゲートＬとの
比Ｗ／Ｌ≒30のMOSトランジスタで構成した場
合のものであり、上述の数値自体は、具体的構成
によつて変化することは明らかであろう。
CMOS複合回路はCMOS回路より常に高速で動
作するものと考えられていた。しかし、本発明者
らの検討によると、第２図ｂに示すように、
2.0μmプロセスは約0.3pF、1.3μmプロセスでは約
0.2pFを境にして、両者の関係は逆転する。すな
わち、ある一定の負荷容量以下では、CMOS回
路の動作速度が速いのである。第２図ｂは第２図
ａに示された回路を、ゲート幅ＷとゲートＬとの
比Ｗ／Ｌ≒30のMOSトランジスタで構成した場
合のものであり、上述の数値自体は、具体的構成
によつて変化することは明らかであろう。
従つて、本発明の目的は、重負荷を高速に駆動
することができるとともに軽負荷をも更に高速に
駆動することのでき半導体集積回路装置を提供す
ることにある。
することができるとともに軽負荷をも更に高速に
駆動することのでき半導体集積回路装置を提供す
ることにある。
［課題を解決するための手段］
上記目的を達成するため、上述の本発明者らに
より発見された負荷容量依存性におけるCMOS
回路とバイポーラ・CMOS複合回路の伝播遅延
時間の逆転が積極的に応用される。
より発見された負荷容量依存性におけるCMOS
回路とバイポーラ・CMOS複合回路の伝播遅延
時間の逆転が積極的に応用される。
すなわち、重い負荷容量はバイポーラ・
CMOS複合回路によつて駆動し、軽い負荷容量
はCMOS回路によつて駆動するようにしたもの
であり、本発明の代表的な実施形態による半導体
集積回路装置はLSI内で負荷の軽い回路部分は
CMOS回路で構成し、負荷の重い回路部分はバ
イポーラ・CMOS複合回路で構成したものであ
る。
CMOS複合回路によつて駆動し、軽い負荷容量
はCMOS回路によつて駆動するようにしたもの
であり、本発明の代表的な実施形態による半導体
集積回路装置はLSI内で負荷の軽い回路部分は
CMOS回路で構成し、負荷の重い回路部分はバ
イポーラ・CMOS複合回路で構成したものであ
る。
［作用］
重負荷容量CLは高負荷駆動能力のバイポー
ラ・CMOS複合バツフア回路によつて駆動され
重負荷駆動時の遅延時間増大が回避される一方、
上述の負荷容量依存性におけるCMOS回路とバ
イポーラ・CMOS複合回路の伝播遅延時間の逆
転が有る負荷容量を境に生じるため、軽負荷容量
CLをCMOSゲート回路により駆動することでバ
イポーラ・CMOS複合回路により駆動する場合
よりも伝播遅延時間を小さくすることができる。
ラ・CMOS複合バツフア回路によつて駆動され
重負荷駆動時の遅延時間増大が回避される一方、
上述の負荷容量依存性におけるCMOS回路とバ
イポーラ・CMOS複合回路の伝播遅延時間の逆
転が有る負荷容量を境に生じるため、軽負荷容量
CLをCMOSゲート回路により駆動することでバ
イポーラ・CMOS複合回路により駆動する場合
よりも伝播遅延時間を小さくすることができる。
［実施例］
以下、本発明の実施例を、図面に沿つて詳細に
説明する。
説明する。
まず本発明の実施例で使用されるバイポーラ・
CMOS複合回路について、説明する。
CMOS複合回路について、説明する。
ところで、第２図ａに示すように、通常、
CMOS論理ゲート２１は、NANDおNORが基本
回路となつており、これらのゲートにインバータ
回路を組合せると、AND，ORなど、否定を含ま
ない論理となる。第２図ａはその１例を示し、
CMOSにより構成されたNANDゲート２１の出
力に、第１図に示した如きバイポーラとCMOS
の複合のバツフア回路２２が接続され、AND回
路が得られる。
CMOS論理ゲート２１は、NANDおNORが基本
回路となつており、これらのゲートにインバータ
回路を組合せると、AND，ORなど、否定を含ま
ない論理となる。第２図ａはその１例を示し、
CMOSにより構成されたNANDゲート２１の出
力に、第１図に示した如きバイポーラとCMOS
の複合のバツフア回路２２が接続され、AND回
路が得られる。
しかしながら、このような肯定の論理回路とな
る組合わせを多用したり、あるいは基本回路とし
てランダム論理を組むのは困難となる。したがつ
て、これらのバツフア回路として高速、低消費電
力のノンインバータ型のバツフア回路が望まれ
る。
る組合わせを多用したり、あるいは基本回路とし
てランダム論理を組むのは困難となる。したがつ
て、これらのバツフア回路として高速、低消費電
力のノンインバータ型のバツフア回路が望まれ
る。
第３図は第９図および第１０図の本発明の実施
例で使用されるノンインバータ型のバイポーラ・
CMOS複合バツフア回路の一例を示す回路図で
ある。この回路はｎチヤネルMOSトランジスタ
QM１及びQM４、ｐチヤネルMOSトランジスタ
QM２、及びQM３、npnバイポーラトランジス
タQB１，QB２からなる。この回路は次のよう
に動作する。まず、入力、出力とも高レベルであ
る状態を考える。この時、QM２，QM３はオフ
であり、QM１，QM４がオンである。したがつ
てQB２はオフである。また、出力OUTの負荷は
容量性なので、定常状態ではQB１も殆んどオフ
である。この状態のもとで出力OUTが何かの原
因（たとえば出力に接続される負荷のリーク電流
等）で低レベルとなつたとするとQM１を経て
QB１にベース電流が供給され出力OUTは高レベ
ルに保たれる。OUTが高レベルにある限りほぼ
QB１はオフであり、従がつて定常状態では殆ん
ど電流は流れない。次に、入力INが高レベルか
ら低レベルに切換わる状態を考える。切換わつた
直後は出力OUTはまだ高レベルにある。この状
態ではQM２，QM３がオン、QM１，QM４は
オフである。QB１のベースに蓄積されていた電
荷はQM２により引抜かれQB１はオフとなり、
一方、QB２にはQM３を経てベース電流が供給
されるのでオンとなる。従がつて、QB２のコレ
クタにはそのベース電流のhFE倍の電流が流れる
ので、出力OUTは急速に低レベルに向かう。出
力OUTが低レベルになると、出力OUTからQB
２へのベース電流は供給されなくなり、QB２は
オフとなる。この状態ではQM２もオンとなつて
いるが、QB１のベース電荷は既に引抜かれてい
るので、電流は流れない。つまり、入出力とも低
レベルの定常状態にあつても、電流はリーク電流
以外は流れない。次に、入力が低レベルから高レ
ベルへと切換わる場合について考える。入力が切
換わつた直後は、出力はまだ低レベルにある。し
たがつて、QM１はオン，QM２オフ，QM３オ
フ，QM４オンとなり、QM１を経てQB１にベ
ース電流が供給される一方、QB２のベース電荷
はQM４により引抜かれる。したがつて、QB２
は急速にオフとなり、出力OUTはQB１により高
レベルと向かう。出力OUTが完全に高レベルと
なるとQM１を経てのベース電流は流れなくな
り、最初に説明した状態に戻る。
例で使用されるノンインバータ型のバイポーラ・
CMOS複合バツフア回路の一例を示す回路図で
ある。この回路はｎチヤネルMOSトランジスタ
QM１及びQM４、ｐチヤネルMOSトランジスタ
QM２、及びQM３、npnバイポーラトランジス
タQB１，QB２からなる。この回路は次のよう
に動作する。まず、入力、出力とも高レベルであ
る状態を考える。この時、QM２，QM３はオフ
であり、QM１，QM４がオンである。したがつ
てQB２はオフである。また、出力OUTの負荷は
容量性なので、定常状態ではQB１も殆んどオフ
である。この状態のもとで出力OUTが何かの原
因（たとえば出力に接続される負荷のリーク電流
等）で低レベルとなつたとするとQM１を経て
QB１にベース電流が供給され出力OUTは高レベ
ルに保たれる。OUTが高レベルにある限りほぼ
QB１はオフであり、従がつて定常状態では殆ん
ど電流は流れない。次に、入力INが高レベルか
ら低レベルに切換わる状態を考える。切換わつた
直後は出力OUTはまだ高レベルにある。この状
態ではQM２，QM３がオン、QM１，QM４は
オフである。QB１のベースに蓄積されていた電
荷はQM２により引抜かれQB１はオフとなり、
一方、QB２にはQM３を経てベース電流が供給
されるのでオンとなる。従がつて、QB２のコレ
クタにはそのベース電流のhFE倍の電流が流れる
ので、出力OUTは急速に低レベルに向かう。出
力OUTが低レベルになると、出力OUTからQB
２へのベース電流は供給されなくなり、QB２は
オフとなる。この状態ではQM２もオンとなつて
いるが、QB１のベース電荷は既に引抜かれてい
るので、電流は流れない。つまり、入出力とも低
レベルの定常状態にあつても、電流はリーク電流
以外は流れない。次に、入力が低レベルから高レ
ベルへと切換わる場合について考える。入力が切
換わつた直後は、出力はまだ低レベルにある。し
たがつて、QM１はオン，QM２オフ，QM３オ
フ，QM４オンとなり、QM１を経てQB１にベ
ース電流が供給される一方、QB２のベース電荷
はQM４により引抜かれる。したがつて、QB２
は急速にオフとなり、出力OUTはQB１により高
レベルと向かう。出力OUTが完全に高レベルと
なるとQM１を経てのベース電流は流れなくな
り、最初に説明した状態に戻る。
以上説明したように、第３図の回路では、入出
力が高または低レベルに留まつている限りはリー
ク電流が流れるだけで消費電力は殆んど零であ
り、電力は切換の過渡時に流れるだけである。し
たがつて、全体として消費電力は小さく、
CMOSと同じと考えてよい。一方、出力から見
るとMOSトランジスタのgmがhFE倍（すなわち
約２桁倍）してみえるので、出力の負荷容量が大
きくても充分に高速化できる。なお、高速化のた
めには、QM１（または場合によつてはQM３
も）はデプリーシヨン型であることが望ましい。
力が高または低レベルに留まつている限りはリー
ク電流が流れるだけで消費電力は殆んど零であ
り、電力は切換の過渡時に流れるだけである。し
たがつて、全体として消費電力は小さく、
CMOSと同じと考えてよい。一方、出力から見
るとMOSトランジスタのgmがhFE倍（すなわち
約２桁倍）してみえるので、出力の負荷容量が大
きくても充分に高速化できる。なお、高速化のた
めには、QM１（または場合によつてはQM３
も）はデプリーシヨン型であることが望ましい。
第４図は第９図および第１０図の本発明の実施
例で使用されるノンインバータ型のバイポーラ・
CMOS複合バツフア回路のもう一つの一例を示
すものである。この回路例と第３図の回路例との
違いは、第３図で出力OUTに接続されていた
QM２のドレーンが第４図ではOB２のベースに
接続されていた点だけである。第４図の回路で
は、入力が高レベルから低レベルへと切換わる時
に、QB１のベースから引抜かれた電荷はQB２
にベース電流として供給され、したがつてその分
だけQB２がオンとなる時間が早くなる。その他
の動作については、第４図と第３図は同じであ
る。
例で使用されるノンインバータ型のバイポーラ・
CMOS複合バツフア回路のもう一つの一例を示
すものである。この回路例と第３図の回路例との
違いは、第３図で出力OUTに接続されていた
QM２のドレーンが第４図ではOB２のベースに
接続されていた点だけである。第４図の回路で
は、入力が高レベルから低レベルへと切換わる時
に、QB１のベースから引抜かれた電荷はQB２
にベース電流として供給され、したがつてその分
だけQB２がオンとなる時間が早くなる。その他
の動作については、第４図と第３図は同じであ
る。
ところで、第３，４図の回路例では、高速化の
ためにはQM１はデプリーシヨン型であることが
望ましい。デプリーシヨン型でなければ、入力が
高レベルであつても、出力を充分に高レベルにす
る程ベース電流を供給できないからである。した
がって、出力を充分に高レベルに保つことも高速
化することも困難となる。一方、第３，４図の他
のMOSトランジスタは一般にエンハンスメント
型（勿論、必要に応じてデプリーシヨン型にして
もさしつかえないことは言うまでもない）である
ため、第３，４図の回路例の場合、高性能化のた
めにはエンハンスメント型とデプリーシヨン型の
両型のMOSトランジスタを使用することが必要
となり、プロセス的に多少複雑となる。
ためにはQM１はデプリーシヨン型であることが
望ましい。デプリーシヨン型でなければ、入力が
高レベルであつても、出力を充分に高レベルにす
る程ベース電流を供給できないからである。した
がって、出力を充分に高レベルに保つことも高速
化することも困難となる。一方、第３，４図の他
のMOSトランジスタは一般にエンハンスメント
型（勿論、必要に応じてデプリーシヨン型にして
もさしつかえないことは言うまでもない）である
ため、第３，４図の回路例の場合、高性能化のた
めにはエンハンスメント型とデプリーシヨン型の
両型のMOSトランジスタを使用することが必要
となり、プロセス的に多少複雑となる。
第５図は、第９図および第１０図の本発明の実
施例で使用されるノンインバータ型のバイポー
ラ・CMOS複合バツフア回路のもう一つの一例
を示すものであり、上述のような欠点が除かれて
いる。
施例で使用されるノンインバータ型のバイポー
ラ・CMOS複合バツフア回路のもう一つの一例
を示すものであり、上述のような欠点が除かれて
いる。
第５図の回路はｐチヤネルMOSトランジスタ
QM１１，QM１２およびQM１３、ｎチヤネル
MOSトランジスタQM１４、npnバイポーラトラ
ンジスタQB１１およびQB１２から成る。
QM１１，QM１２およびQM１３、ｎチヤネル
MOSトランジスタQM１４、npnバイポーラトラ
ンジスタQB１１およびQB１２から成る。
この回路の動作を簡単に説明する。まず、入
力、出力とも高レベルである状態を考える。この
時、QM１１，QM１２，QM１３はオフであり、
QM１４のみがオンである。したがつて、QB１
１，QB１２ともにオフである。この状態のもと
で出力OUTが何かの原因（たとえば出力に接続
される負荷のリーク電流等）で低レベルとなつた
とするとQM１２がオンとなりQB１１に入力端
INからベース電流が供給され出力OUTは高レベ
ルに保たれる。OUTが高レベルにある限りQB１
１はオフであり、従がつて定常状態では殆んど電
流は流れない。次に、入力INが高レベルから低
レベルに切換わる状態を考える。切換わつた直後
は出力OUTはまだ高レベルにある。この状態で
はQM１１，QM１３がオン、QM１２，QM１
４はオフである。QB１１のベースに蓄積されて
いた電荷はQM１１により引抜かれQB１１はオ
フとなり、一方、QB１２にはQM１３を経てベ
ース電流が供給されるのでオンとなる。従がつ
て、QB１２のコレクタにはそのベース電流のhFE
倍の電流が流れるので、出力OUTは急速に低レ
ベルに向かう。出力OUTが低レベルになると、
出力OUTからQB１２へのベース電流は供給され
なくなり、QB１２はオフとなる。この状態では
QM１１，QM１２もオンとなつているが、QB
１１のベース電荷は既に引抜かれているので、電
流は流れない。つまり、入出力ともに低レベルの
定常状態にあつても、電流はリーク電流以外は流
れない。次に、入力が低レベルから高レベルと切
換わる場合について考える。入力が切換わつた直
後は、出力はまだ低レベルにある。したがつて、
QM１１はオフ、QM１２はオン、QM１３はオ
フ、QM１４はオンとなり、QM１２を経てQB
１１にベース電流が供給される一方、QB１２の
ベース電荷QM１４により引抜かれる。したがつ
て、QB１２は急速にオフとなり、出力OUTは
QB１１により高レベルへと向かう。出力OUTが
完全に高レベルとなると、QM１２はオフとな
り、最初に説明した状態に戻る。
力、出力とも高レベルである状態を考える。この
時、QM１１，QM１２，QM１３はオフであり、
QM１４のみがオンである。したがつて、QB１
１，QB１２ともにオフである。この状態のもと
で出力OUTが何かの原因（たとえば出力に接続
される負荷のリーク電流等）で低レベルとなつた
とするとQM１２がオンとなりQB１１に入力端
INからベース電流が供給され出力OUTは高レベ
ルに保たれる。OUTが高レベルにある限りQB１
１はオフであり、従がつて定常状態では殆んど電
流は流れない。次に、入力INが高レベルから低
レベルに切換わる状態を考える。切換わつた直後
は出力OUTはまだ高レベルにある。この状態で
はQM１１，QM１３がオン、QM１２，QM１
４はオフである。QB１１のベースに蓄積されて
いた電荷はQM１１により引抜かれQB１１はオ
フとなり、一方、QB１２にはQM１３を経てベ
ース電流が供給されるのでオンとなる。従がつ
て、QB１２のコレクタにはそのベース電流のhFE
倍の電流が流れるので、出力OUTは急速に低レ
ベルに向かう。出力OUTが低レベルになると、
出力OUTからQB１２へのベース電流は供給され
なくなり、QB１２はオフとなる。この状態では
QM１１，QM１２もオンとなつているが、QB
１１のベース電荷は既に引抜かれているので、電
流は流れない。つまり、入出力ともに低レベルの
定常状態にあつても、電流はリーク電流以外は流
れない。次に、入力が低レベルから高レベルと切
換わる場合について考える。入力が切換わつた直
後は、出力はまだ低レベルにある。したがつて、
QM１１はオフ、QM１２はオン、QM１３はオ
フ、QM１４はオンとなり、QM１２を経てQB
１１にベース電流が供給される一方、QB１２の
ベース電荷QM１４により引抜かれる。したがつ
て、QB１２は急速にオフとなり、出力OUTは
QB１１により高レベルへと向かう。出力OUTが
完全に高レベルとなると、QM１２はオフとな
り、最初に説明した状態に戻る。
以上説明したように、第５図の回路でも入出力
が高または低レベルに留まつている限りはリーク
電流が流れるだけで消費電力は殆んど零であり、
電力は切換の過渡時に流れるだけである。したが
つて、全体として消費電力は、第３，４図の回路
例と同様に、CMOSと同様と考えてよく、また
実効的にCMOSゲートのgmがhFE倍されると考え
てよいことは、第３，４図の実施例の場合と同じ
である。
が高または低レベルに留まつている限りはリーク
電流が流れるだけで消費電力は殆んど零であり、
電力は切換の過渡時に流れるだけである。したが
つて、全体として消費電力は、第３，４図の回路
例と同様に、CMOSと同様と考えてよく、また
実効的にCMOSゲートのgmがhFE倍されると考え
てよいことは、第３，４図の実施例の場合と同じ
である。
第６図は第９図および第１０図の本発明の実施
例で使用されるノンインバータ型のバイポーラ・
CMOS複合バツフア回路のもう一つの一例を示
すものである。この回路例と第５図の回路例との
違いは、第５図で出力OUTに接続されていた
QM１１のドレーンが第６図ではQB１２のベー
スに接続されている点だけである。第６図の回路
では、入力が高レベルから低レベルと切換わる時
に、QB１１のベースから引抜かれた電荷はQB
１２にベース電流として供給され、したがつてそ
の分だけQB１２がオンとなる時間が早くなる。
その他の動作については、第６図と第５図は同じ
である。なお、第５，６図の回路では、QB１の
ベース電流を前段回路が供給しなければならない
ので、第３，４図の場合に比べ前段に多少大きな
駆動能力が必要とされる。
例で使用されるノンインバータ型のバイポーラ・
CMOS複合バツフア回路のもう一つの一例を示
すものである。この回路例と第５図の回路例との
違いは、第５図で出力OUTに接続されていた
QM１１のドレーンが第６図ではQB１２のベー
スに接続されている点だけである。第６図の回路
では、入力が高レベルから低レベルと切換わる時
に、QB１１のベースから引抜かれた電荷はQB
１２にベース電流として供給され、したがつてそ
の分だけQB１２がオンとなる時間が早くなる。
その他の動作については、第６図と第５図は同じ
である。なお、第５，６図の回路では、QB１の
ベース電流を前段回路が供給しなければならない
ので、第３，４図の場合に比べ前段に多少大きな
駆動能力が必要とされる。
第７図は、第９図および第１０図の本発明の実
施例で使用されるノンインバータ型のバイポー
ラ・CMOS複合バツフア回路のもう一つの一例
を示す回路図である。この回路例では、第３，４
図、または第５，６図においてQM１，QM２、
またはQM１１，QM１２をとり去り、QB１ま
たはQB１１のベースを直接入力端子に接続した
形となつている。この場合、QB１は入力が極く
低レベルにある以外の時はオン状態にあるので、
入力に乗つた雑音は全て出力側に現われるという
欠点を有している。しかし、雑音余裕度が充分に
確保されている場合には、この回路を使用でき
る。なおこの回路の動作については、第３〜６図
の動作説明から明らかであるので、説明を省く。
施例で使用されるノンインバータ型のバイポー
ラ・CMOS複合バツフア回路のもう一つの一例
を示す回路図である。この回路例では、第３，４
図、または第５，６図においてQM１，QM２、
またはQM１１，QM１２をとり去り、QB１ま
たはQB１１のベースを直接入力端子に接続した
形となつている。この場合、QB１は入力が極く
低レベルにある以外の時はオン状態にあるので、
入力に乗つた雑音は全て出力側に現われるという
欠点を有している。しかし、雑音余裕度が充分に
確保されている場合には、この回路を使用でき
る。なおこの回路の動作については、第３〜６図
の動作説明から明らかであるので、説明を省く。
以上説明した回路を用いた使用例について簡単
に述べる。第８図は３入力CMOSNANDゲート
Ａと第６図の回路例Ｂとを組み合わせた例で、全
体として３入力NAND回路を構成している。こ
の回路の遅延時間を、現在高速バイポーラ論理回
路としても最も標準的なECL回路の遅延時間と、
同一レベルのプロセスを仮定して比較した。その
結果、負荷容量1pFに対して、第８図の回路の遅
延時間はECLとほぼ同一となることがわかつた。
またＡ，Ｂ両部分での遅延時間はほぼ等しく
ECLの遅延時間のそれぞれ約半分であつた。ま
た、この時の消費電力はスイツチング・サイクル
時間50nsを仮定してECLの約20分の１と極めて
僅かである。つまり、第８図の回路を使用すれ
ば、消費電力の点からはECLの約20倍高速集積
のLSIを構成し、単位ゲートの遅延時間を基本的
にはECLと同程度にできることになる。また、
実際に使用する際には、論理ゲート網に対するバ
イポーラ・CMOS複合バツフアとしては、ノン
インバータ型とインバータ型との両者を組合わせ
て使うこととなろうが、その場合インバータ型の
バツフアとしては従来型のどのようなものを本発
明のバツフアと組合わせて使用しても良い。
に述べる。第８図は３入力CMOSNANDゲート
Ａと第６図の回路例Ｂとを組み合わせた例で、全
体として３入力NAND回路を構成している。こ
の回路の遅延時間を、現在高速バイポーラ論理回
路としても最も標準的なECL回路の遅延時間と、
同一レベルのプロセスを仮定して比較した。その
結果、負荷容量1pFに対して、第８図の回路の遅
延時間はECLとほぼ同一となることがわかつた。
またＡ，Ｂ両部分での遅延時間はほぼ等しく
ECLの遅延時間のそれぞれ約半分であつた。ま
た、この時の消費電力はスイツチング・サイクル
時間50nsを仮定してECLの約20分の１と極めて
僅かである。つまり、第８図の回路を使用すれ
ば、消費電力の点からはECLの約20倍高速集積
のLSIを構成し、単位ゲートの遅延時間を基本的
にはECLと同程度にできることになる。また、
実際に使用する際には、論理ゲート網に対するバ
イポーラ・CMOS複合バツフアとしては、ノン
インバータ型とインバータ型との両者を組合わせ
て使うこととなろうが、その場合インバータ型の
バツフアとしては従来型のどのようなものを本発
明のバツフアと組合わせて使用しても良い。
第９図は本発明の実施例による半導体集積回路
装置のブロツク図を示したもので、ＡはCMOS
ゲートを複数個組合わせた論理回路網であり、
Ｂ，B′等は先に説明したバイポーラ・CMOS複
合バツフア回路である。この場合、CMOSゲー
トの回路網Ａは、各ゲートの出力の負荷容量が充
分軽いと考えられる程度の範囲でまとめられてお
り、各CMOSゲートは軽負荷（つまり負荷ゲー
トが近くに配置されており、配線容量等が少な
い）の条件で動作している。一方、チツプ内の遠
方に配置されているゲートへの入力を印加すると
か、またはフアンアウトが多いとかで負荷容量が
重い場合には、信号はバイポーラ・CMOS複合
バツフア回路Ｂ，B′等を介して伝達される。し
たがつて、負荷による遅延時間の増加は少ない。
装置のブロツク図を示したもので、ＡはCMOS
ゲートを複数個組合わせた論理回路網であり、
Ｂ，B′等は先に説明したバイポーラ・CMOS複
合バツフア回路である。この場合、CMOSゲー
トの回路網Ａは、各ゲートの出力の負荷容量が充
分軽いと考えられる程度の範囲でまとめられてお
り、各CMOSゲートは軽負荷（つまり負荷ゲー
トが近くに配置されており、配線容量等が少な
い）の条件で動作している。一方、チツプ内の遠
方に配置されているゲートへの入力を印加すると
か、またはフアンアウトが多いとかで負荷容量が
重い場合には、信号はバイポーラ・CMOS複合
バツフア回路Ｂ，B′等を介して伝達される。し
たがつて、負荷による遅延時間の増加は少ない。
第１０図は本発明の他の実施例による半導体集
積回路装置のブロツク図を示したものである。こ
の場合、たとえばＩ２から入力された信号は、
CMOSゲートＡ１，Ａ３，Ａ４を経てバイポー
ラ・CMOS複合バツフア回路Ｂ２でバツフアさ
れて出力02へ出て行く。この場合、Ａ１，Ａ３，
Ａ４の出力の負荷容量は軽いので各々ECLの約
１／２の遅延時間で動作する。また、出力02の負荷
が重くても、バイポーラ・CMOS複合バツフア
回路Ｂ２は約ECLの1/2の遅延時間で動作するの
で、全体としてECLの２倍の遅延時間でゲート
３段が動作することになる。この遅延時間の低減
は、CMOSゲート回路網部分での縦続ゲート数
が多い程大きくなる。しかし、一般にゲート数が
多くなると負荷も大きくなるので、どこかに最適
点がある。この最適点は、使用するプロセス・テ
クノロジー、回路設計技術のレベル等で決まる。
また、第９図に示した使用方法の場合、バイポー
ラ・CMOSバツフアの使用個数が減少するので、
バツフア使用によるチツプ面積増加も少なく押え
得る。また、実際に使用する際には、論理ゲート
網に対するバイポーラCMOS複合バツフアとし
ては、ノンインバータ型とインバータ型との両者
を組合わせて使うことになろうが、その場合イン
バータ型のバツフアとしては従来型のどのような
ものを本発明のバツフアと組合わせて使用しても
よい。
積回路装置のブロツク図を示したものである。こ
の場合、たとえばＩ２から入力された信号は、
CMOSゲートＡ１，Ａ３，Ａ４を経てバイポー
ラ・CMOS複合バツフア回路Ｂ２でバツフアさ
れて出力02へ出て行く。この場合、Ａ１，Ａ３，
Ａ４の出力の負荷容量は軽いので各々ECLの約
１／２の遅延時間で動作する。また、出力02の負荷
が重くても、バイポーラ・CMOS複合バツフア
回路Ｂ２は約ECLの1/2の遅延時間で動作するの
で、全体としてECLの２倍の遅延時間でゲート
３段が動作することになる。この遅延時間の低減
は、CMOSゲート回路網部分での縦続ゲート数
が多い程大きくなる。しかし、一般にゲート数が
多くなると負荷も大きくなるので、どこかに最適
点がある。この最適点は、使用するプロセス・テ
クノロジー、回路設計技術のレベル等で決まる。
また、第９図に示した使用方法の場合、バイポー
ラ・CMOSバツフアの使用個数が減少するので、
バツフア使用によるチツプ面積増加も少なく押え
得る。また、実際に使用する際には、論理ゲート
網に対するバイポーラCMOS複合バツフアとし
ては、ノンインバータ型とインバータ型との両者
を組合わせて使うことになろうが、その場合イン
バータ型のバツフアとしては従来型のどのような
ものを本発明のバツフアと組合わせて使用しても
よい。
また、ここではバイポーラ・CMOS複合バツ
フア回路として第６図の実施例の回路を用いた
が、第３図ないし第７図の実施例の回路により構
成しても同様の効果が得られる。
フア回路として第６図の実施例の回路を用いた
が、第３図ないし第７図の実施例の回路により構
成しても同様の効果が得られる。
なお、本発明においてMOSトランジスタのVTH
を変えることにより、速度、消費電力、出力レベ
ルなどを変え得るが、それは設計の問題であり、
本発明の範囲内にあることはいうまでもない。
を変えることにより、速度、消費電力、出力レベ
ルなどを変え得るが、それは設計の問題であり、
本発明の範囲内にあることはいうまでもない。
また、npnトランジスタをpnpトランジスタに
変えｐチヤンネルMOSトランジスタとｎチヤン
ネルMOSトランジスタのとを入れ替えても、同
様な動作をさせ得ることは言うまでもない。
変えｐチヤンネルMOSトランジスタとｎチヤン
ネルMOSトランジスタのとを入れ替えても、同
様な動作をさせ得ることは言うまでもない。
第１図は従来のバイポーラ・CMOS複合バツ
フア回路を示し、第２図ａはバイポーラ・
CMOS複合バツフア回路により負荷容量を駆動
する従来の回路構成を示し、第２図ｂは本発明の
原理による効果を説明するための特性図を示し、
第３図乃至第７図は本発明の実施例で使用される
バイポーラ・CMOS複合バツフア回路の回路例
を示し、第８図はバイポーラ・CMOS複合バツ
フア回路の使用例を示し、第９図は本発明の実施
例による半導体集積回路装置のブロツク図を示
し、第１０図は本発明の他の実施例による半導体
集積回路装置のブロツク図を示す。
フア回路を示し、第２図ａはバイポーラ・
CMOS複合バツフア回路により負荷容量を駆動
する従来の回路構成を示し、第２図ｂは本発明の
原理による効果を説明するための特性図を示し、
第３図乃至第７図は本発明の実施例で使用される
バイポーラ・CMOS複合バツフア回路の回路例
を示し、第８図はバイポーラ・CMOS複合バツ
フア回路の使用例を示し、第９図は本発明の実施
例による半導体集積回路装置のブロツク図を示
し、第１０図は本発明の他の実施例による半導体
集積回路装置のブロツク図を示す。
Claims (1)
- 【特許請求の範囲】 １ それぞれ第１の極性のMOSトランジスタと
第２の極性のMOSトランジスタを少なくとも含
む第１、第２、第３および第４のCMOSゲート
と、 第１の極性のMOSトランジスタと第２の極性
のMOSトランジスタとその出力部に設けられる
バイポーラトランジスタとを少なくとも含む
BiCMOSバツフアとを、同一半導体チツプ上に
具備してなり、 上記第１のCMOSゲートの出力を上記
BiCMOSバツフアの入力に直接接続し、 上記BiCMOSバツフアの出力を上記第２の
CMOSゲートの入力に直接接続し、 上記第３のCMOSゲートの出力を上記第４の
CMOSゲートの入力に直接接続し、 上記第３のCMOSゲートの負荷容量は、上記
第３のCMOSゲートの負荷容量を上記第３の
CMOSゲートで駆動する際の伝播遅延時間が上
記第３のCMOSゲートの負荷容量を上記
BiCMOSバツフアで駆動する際の伝播遅延時間
より小さくなる領域に設定され、 かつ上記BiCMOSバツフアの負荷容量は上記
第３のCMOSゲートの負荷容量よりも大きく設
定されたことを特徴とする半導体集積回路装置。 ２ 上記BiCMOSバツフアの上記出力部の上記
バイポーラトランジスタは、コレクタ・エミツタ
経路が第１動作電位点と上記出力部の出力との間
に接続された第１のバイポーラトランジスタと、
コレクタ・エミツタ経路が上記出力と第２動作電
位点との間に接続された第２のバイポーラトラン
ジスタとからなることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。 ３ 上記第１のバイポーラトランジスタと上記第
２のバイポーラトランジスタとは同一極性であ
り、上記第１のバイポーラトランジスタのベース
と上記第２のバイポーラトランジスタのベースと
は互いに逆相で駆動されることを特徴とする特許
請求の範囲第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150280A JPS6427311A (en) | 1988-06-20 | 1988-06-20 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150280A JPS6427311A (en) | 1988-06-20 | 1988-06-20 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6427311A JPS6427311A (en) | 1989-01-30 |
| JPH0566045B2 true JPH0566045B2 (ja) | 1993-09-21 |
Family
ID=15493520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63150280A Granted JPS6427311A (en) | 1988-06-20 | 1988-06-20 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6427311A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07185772A (ja) * | 1993-12-27 | 1995-07-25 | Rozai Kogyo Kaisha Ltd | 溶湯処理装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024788B2 (ja) * | 1971-09-10 | 1975-08-19 | ||
| JPS4946099A (ja) * | 1972-09-09 | 1974-05-02 | ||
| JPS5387187A (en) * | 1977-01-12 | 1978-08-01 | Hitachi Ltd | Semiconductor driving circuit |
| JPS5545259A (en) * | 1978-09-26 | 1980-03-29 | Mitsubishi Electric Corp | Transistor output circuit |
-
1988
- 1988-06-20 JP JP63150280A patent/JPS6427311A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07185772A (ja) * | 1993-12-27 | 1995-07-25 | Rozai Kogyo Kaisha Ltd | 溶湯処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6427311A (en) | 1989-01-30 |
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