JPH0496135A - 計算機システム - Google Patents
計算機システムInfo
- Publication number
- JPH0496135A JPH0496135A JP2211204A JP21120490A JPH0496135A JP H0496135 A JPH0496135 A JP H0496135A JP 2211204 A JP2211204 A JP 2211204A JP 21120490 A JP21120490 A JP 21120490A JP H0496135 A JPH0496135 A JP H0496135A
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- Japan
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- program
- parallel
- interface
- parallel data
- data
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、外部からロードしたプログラムに従って演
算や制御等の動作を実行する計算機システムに関するも
のである。
算や制御等の動作を実行する計算機システムに関するも
のである。
第４図および第５図はそれぞれ従来の計算機システムを
示すブロック図である。各図において、１はプログラム
に従って演算や制御等の動作をするマイクロプロセッサ
（以下、ＣＰＵという。）、２はイニシャルプログラム
ロード用（以下、ＩＰＬ用という。）のプログラムが格
納された読出専用メモリ（以下、ＲＯＭという、）、３
は演算や制御のためのプログラムおよびデータが設定さ
れる読み書き可能なメモリ（以下、ＲＡＭという、）、
４は補助記憶装置とのデータ転送制御を行うインタフェ
ース部、５は補助記憶装置であるフロッピ−ディスク、
６は同じく補助記憶装置である固定磁気ディスク、７は
ハス、８は演算や制御のためのプログラムが格納された
Ｒ ＯＩＶＩである。
示すブロック図である。各図において、１はプログラム
に従って演算や制御等の動作をするマイクロプロセッサ
（以下、ＣＰＵという。）、２はイニシャルプログラム
ロード用（以下、ＩＰＬ用という。）のプログラムが格
納された読出専用メモリ（以下、ＲＯＭという、）、３
は演算や制御のためのプログラムおよびデータが設定さ
れる読み書き可能なメモリ（以下、ＲＡＭという、）、
４は補助記憶装置とのデータ転送制御を行うインタフェ
ース部、５は補助記憶装置であるフロッピ−ディスク、
６は同じく補助記憶装置である固定磁気ディスク、７は
ハス、８は演算や制御のためのプログラムが格納された
Ｒ ＯＩＶＩである。
次に動作について説明する。計算機システムにおいては
、ＣＰＵＩが実行すべきプログラムは、システム本体に
直結された補助記憶装置上に保存されているか、または
、ＲＯＭ８に格納されていることが一般的である。第４
図に示したものは前者の例であり、ＲＯＭ２には、ＩＰ
Ｌ用のプログラムのみが格納されている。そして、リセ
ット解除時などにＩＰＬ用のプログラムが起動し、フロ
ッピーディスク５や固定磁気ディスク６から、必要なプ
ログラムがＲＡＭ３にロードされる。
、ＣＰＵＩが実行すべきプログラムは、システム本体に
直結された補助記憶装置上に保存されているか、または
、ＲＯＭ８に格納されていることが一般的である。第４
図に示したものは前者の例であり、ＲＯＭ２には、ＩＰ
Ｌ用のプログラムのみが格納されている。そして、リセ
ット解除時などにＩＰＬ用のプログラムが起動し、フロ
ッピーディスク５や固定磁気ディスク６から、必要なプ
ログラムがＲＡＭ３にロードされる。
一方、第５図に示したものは後者の例であり、必要なプ
ログラムは全てＲＯＭ８に格納されている。そして、第
４図に示したものでは、ＲＡＭａ内のプログラムに従っ
てＣＰＵＩが演算や制御の動作を実行し、第５図に示し
たものでは、ＲＯＭ５内のプログラムに従ってＣＰＵＩ
が演算や制御の動作を実行する。
ログラムは全てＲＯＭ８に格納されている。そして、第
４図に示したものでは、ＲＡＭａ内のプログラムに従っ
てＣＰＵＩが演算や制御の動作を実行し、第５図に示し
たものでは、ＲＯＭ５内のプログラムに従ってＣＰＵＩ
が演算や制御の動作を実行する。
従来の計算機システムは以上のように構成されているの
で、第４図に示したものでは、補助記憶装置が必要なこ
とから、システム全体として高価格であったり、設置面
積が大きくなったりするなどの課題があった。また、第
５図に示したものでは、プログラムをＲＯＭ化する作業
が必要であり、頻繁にプログラムの改訂が行われるシス
テムにあっては、ＲＯＭＢの書込作業と交換作業とが頻
繁に行われることになり、保守に手間がかかるなどの課
題があった。
で、第４図に示したものでは、補助記憶装置が必要なこ
とから、システム全体として高価格であったり、設置面
積が大きくなったりするなどの課題があった。また、第
５図に示したものでは、プログラムをＲＯＭ化する作業
が必要であり、頻繁にプログラムの改訂が行われるシス
テムにあっては、ＲＯＭＢの書込作業と交換作業とが頻
繁に行われることになり、保守に手間がかかるなどの課
題があった。
この発明は上記のような課題を解消するためになされた
もので、プログラムロード用の補助記憶装置を不用にし
、かつ、プログラム改訂時に容易にプログラムの変更が
行える計算機システムを得ることを目的とする。なお、
同様の課題に対処したものとして、特公昭６０−５７０
９３号公報に示されたものがある。
もので、プログラムロード用の補助記憶装置を不用にし
、かつ、プログラム改訂時に容易にプログラムの変更が
行える計算機システムを得ることを目的とする。なお、
同様の課題に対処したものとして、特公昭６０−５７０
９３号公報に示されたものがある。
この発明に係る計算機システムは、マイクロプロセンサ
と、ロードされた実行用のプログラムが設定される不揮
発性のプログラムメモリと、プリントデータ出力用のパ
ラレルインタフェースコネクタと、マイクロプロセッサ
が外部に出力するためのデータを導入して、そのデータ
をパラレルインタフェースコネクタを介して外部に出力
するパラレルデータ出力インタフェース部と、外部から
パラレルデータインタフェースコネクタに与えられた実
行用のプログラムを、マイクロプロセッサ側に出力する
パラレルデータ入力インタフェース部と、パラレルデー
タ出力インタフェース部とパラレルデータ入力インタフ
ェース部とのいずれか一方をパラレルインタフェースコ
ネクタに対してデータ転送しうる状態に設定する、すな
わちパラレルインタフェースコネクタに接続する切換手
段と、パラレルデータ入力インタフェース部を駆動して
外部から実行用のプログラムを導入させるとともに、パ
ラレルデータ入力インタフェース部が出力した実行用の
プログラムをプログラムメモリに設定するイニシャルプ
ログラムロード用のプログラムが常駐したＲＯＭとを備
えたものである。
と、ロードされた実行用のプログラムが設定される不揮
発性のプログラムメモリと、プリントデータ出力用のパ
ラレルインタフェースコネクタと、マイクロプロセッサ
が外部に出力するためのデータを導入して、そのデータ
をパラレルインタフェースコネクタを介して外部に出力
するパラレルデータ出力インタフェース部と、外部から
パラレルデータインタフェースコネクタに与えられた実
行用のプログラムを、マイクロプロセッサ側に出力する
パラレルデータ入力インタフェース部と、パラレルデー
タ出力インタフェース部とパラレルデータ入力インタフ
ェース部とのいずれか一方をパラレルインタフェースコ
ネクタに対してデータ転送しうる状態に設定する、すな
わちパラレルインタフェースコネクタに接続する切換手
段と、パラレルデータ入力インタフェース部を駆動して
外部から実行用のプログラムを導入させるとともに、パ
ラレルデータ入力インタフェース部が出力した実行用の
プログラムをプログラムメモリに設定するイニシャルプ
ログラムロード用のプログラムが常駐したＲＯＭとを備
えたものである。
この発明におけるパラレルデータ出力インタフェース部
およびパラレルデータ入力インタフェース部は、パラレ
ルインタフェースコネクタに対して双方向性を有するこ
とになり、１つのプリンタ用のパラレルインタフェース
コネクタを用意するだけで、そのコネクタから実行用の
プログラムをロードすることを可能にする。
およびパラレルデータ入力インタフェース部は、パラレ
ルインタフェースコネクタに対して双方向性を有するこ
とになり、１つのプリンタ用のパラレルインタフェース
コネクタを用意するだけで、そのコネクタから実行用の
プログラムをロードすることを可能にする。
以下、この発明の一実施例を図について説明する。第１
図において、ｌはＣＰＵ、７はハス、９はセントロニク
スインタフェースを用いてプログラムのロードを行うプ
ログラムが格納されたＲＯＭ、１０はバッテリ１１でバ
ックアップされたＲＡＭ、１２はプリンタインタフェー
スとして広く用いられているセントロニクスインタフェ
ースにより双方向のパラレルデータ転送を司どる双方向
セントロニクスインタフェース部、１３はシリアルデー
タインタフェースとして広く用いられているＲ３−２３
２−Ｃインタフェースによりシリアルデータ転送を司ど
るＲ３’−２３２−Ｃインタフェース部、１４は双方向
セントロニクスインタフェース部１２の入出力方向を設
定するスイッチ、１５はスイッチ１４とバス７とを接続
するスイッチインタフェース部である。なお、１６は本
計算機システムとセントロニクスインタフェース用のケ
ーブルおよびＲ３−２３２−Ｃインタフェース用のケー
ブルで接続することができ、本計算機システムが必要と
するプログラムを保持している外部システム（例えばパ
ーソナルコンピュータ）である。
図において、ｌはＣＰＵ、７はハス、９はセントロニク
スインタフェースを用いてプログラムのロードを行うプ
ログラムが格納されたＲＯＭ、１０はバッテリ１１でバ
ックアップされたＲＡＭ、１２はプリンタインタフェー
スとして広く用いられているセントロニクスインタフェ
ースにより双方向のパラレルデータ転送を司どる双方向
セントロニクスインタフェース部、１３はシリアルデー
タインタフェースとして広く用いられているＲ３−２３
２−Ｃインタフェースによりシリアルデータ転送を司ど
るＲ３’−２３２−Ｃインタフェース部、１４は双方向
セントロニクスインタフェース部１２の入出力方向を設
定するスイッチ、１５はスイッチ１４とバス７とを接続
するスイッチインタフェース部である。なお、１６は本
計算機システムとセントロニクスインタフェース用のケ
ーブルおよびＲ３−２３２−Ｃインタフェース用のケー
ブルで接続することができ、本計算機システムが必要と
するプログラムを保持している外部システム（例えばパ
ーソナルコンピュータ）である。
第２図は双方向セントロニクスインタフェース部１２の
構成を示す構成図であり、図において、１７はパラレル
インタフェースコネクタであるセントロニクスインタフ
ェースコネクタ（以下、コネクタという。）、１８は双
方向セントロニクスインタフェース部工２の入出力の方
向を定めるフリップフロップ、１９はハス７から外部へ
のデータ転送制御を行うパラレル入出力コントローラ（
パラレルデータ出力インタフェース部）、２０は外部か
らバス７へのデータ転送制御を行うパラレル入出力コン
トローラ（パラレルデータ人力インタフェース部）、２
１はパラレル入出力コントローラ１９とコネクタ１７と
の間の各線に挿入された３ステートのバッファ、２２は
パラレル入出力コントローラ２０とコネクタ１７との間
の各線に挿入された３ステートのバッファである。なお
、スイッチ１４およびフリップフロップ１８は切換手段
を構成している。
構成を示す構成図であり、図において、１７はパラレル
インタフェースコネクタであるセントロニクスインタフ
ェースコネクタ（以下、コネクタという。）、１８は双
方向セントロニクスインタフェース部工２の入出力の方
向を定めるフリップフロップ、１９はハス７から外部へ
のデータ転送制御を行うパラレル入出力コントローラ（
パラレルデータ出力インタフェース部）、２０は外部か
らバス７へのデータ転送制御を行うパラレル入出力コン
トローラ（パラレルデータ人力インタフェース部）、２
１はパラレル入出力コントローラ１９とコネクタ１７と
の間の各線に挿入された３ステートのバッファ、２２は
パラレル入出力コントローラ２０とコネクタ１７との間
の各線に挿入された３ステートのバッファである。なお
、スイッチ１４およびフリップフロップ１８は切換手段
を構成している。
次に動作について第３図のフローチャートを参照して説
明する。必要としている実行用のプログラムをロードし
たいときには、まず、本計算機システムに外部システム
１６を接続する。そして、スイッチ１４をオンにして、
本計算機システムに対して電源を投入する。すると、Ｒ
ＯＭ９内のＩＰＬ用のプログラムが実行される。ＩＰＬ
の実行が開始されると、まず、ＣＰＵＩはスイッチ１４
がオンであることを認識してフリップフロップ１８を制
御する。つまり、フリップフロップ１８の出力によって
、バッファ２２は信号通過状態になり、バッファ２１は
ハイインピーダンス状態になるように制御する。この結
果、双方向セントロニクスインタフェース部１２は入力
用に設定される（ステップ５Ｔ１２）。この状態で、外
部システム１６からコネクタ１７に送られてきたデータ
すなわち実行用のプログラムは、セントロニクスインタ
フェースの制御信号（ストローブ、ＢＵＳＹ、ＡＣＫ等
）のタイミングに従ってパラレル入出力コントローラ２
０に取り込まれ、バス７を介してＲＡＭｌ０に設定され
る（ステップ５Ｔ１３）、一定量のデータの取り込みが
完了すると、ＣＰＵ１は、ＩＰＬ用のプログラムに従っ
てそれらデータの正当性のチエツクを行う（例えば、そ
れらのデータに付加されたＣＲＣコードをチエツクする
。）。データが正常であれば、ＣＰＵＩはＲ３−２３２
−Ｃインタフェース部１３を介して、外部システム１６
に次の一定量のデータを要求するコマンドを送出する（
ステップ５Ｔ１６）。もし、データに異常があることが
発見されたときには、再送を要求するコマンドを送出す
る（ステップ５Ｔ１４．５Ｔ１７）。以上の処理を繰り
返して、プログラムのロードが完了したときには、フリ
ップフロップ１８を制御して双方向セントロニクスイン
タフェース部１２を出力用に設定する（ステップ５Ｔ１
Ｂ）。そして、プログラムのロードが完了したので、Ｃ
ＰＵ１はロードされたプログラムを実行する状態になる
（ステップ５Ｔ１９）。
明する。必要としている実行用のプログラムをロードし
たいときには、まず、本計算機システムに外部システム
１６を接続する。そして、スイッチ１４をオンにして、
本計算機システムに対して電源を投入する。すると、Ｒ
ＯＭ９内のＩＰＬ用のプログラムが実行される。ＩＰＬ
の実行が開始されると、まず、ＣＰＵＩはスイッチ１４
がオンであることを認識してフリップフロップ１８を制
御する。つまり、フリップフロップ１８の出力によって
、バッファ２２は信号通過状態になり、バッファ２１は
ハイインピーダンス状態になるように制御する。この結
果、双方向セントロニクスインタフェース部１２は入力
用に設定される（ステップ５Ｔ１２）。この状態で、外
部システム１６からコネクタ１７に送られてきたデータ
すなわち実行用のプログラムは、セントロニクスインタ
フェースの制御信号（ストローブ、ＢＵＳＹ、ＡＣＫ等
）のタイミングに従ってパラレル入出力コントローラ２
０に取り込まれ、バス７を介してＲＡＭｌ０に設定され
る（ステップ５Ｔ１３）、一定量のデータの取り込みが
完了すると、ＣＰＵ１は、ＩＰＬ用のプログラムに従っ
てそれらデータの正当性のチエツクを行う（例えば、そ
れらのデータに付加されたＣＲＣコードをチエツクする
。）。データが正常であれば、ＣＰＵＩはＲ３−２３２
−Ｃインタフェース部１３を介して、外部システム１６
に次の一定量のデータを要求するコマンドを送出する（
ステップ５Ｔ１６）。もし、データに異常があることが
発見されたときには、再送を要求するコマンドを送出す
る（ステップ５Ｔ１４．５Ｔ１７）。以上の処理を繰り
返して、プログラムのロードが完了したときには、フリ
ップフロップ１８を制御して双方向セントロニクスイン
タフェース部１２を出力用に設定する（ステップ５Ｔ１
Ｂ）。そして、プログラムのロードが完了したので、Ｃ
ＰＵ１はロードされたプログラムを実行する状態になる
（ステップ５Ｔ１９）。
なお、電源投入時に、スイッチ１４がオフであれば、既
にＲＡＭｌ０にプログラムがロード済であってバッテリ
１１によってプロゲラｌは保存されていると判断し、プ
ログラムをロードする処理を行わず９、直ちにＲＡＭＩ
Ｏ内のプログラムを実行する状態となる。
にＲＡＭｌ０にプログラムがロード済であってバッテリ
１１によってプロゲラｌは保存されていると判断し、プ
ログラムをロードする処理を行わず９、直ちにＲＡＭＩ
Ｏ内のプログラムを実行する状態となる。
また、上記実施例では、一定量のデータを受は取ったと
きに、Ｒ５−２３２−Ｃインタフェース部１３を介して
外部システム１６と会話する場合について説明したが、
この処理は、データに異常があったときに速やかに回復
処理が行えるようにするため存在杉であって、プログラ
ムのロード処理そのものは、Ｒ３−２３２−Ｃインタフ
ェース部１３がなくても実行可能である。
きに、Ｒ５−２３２−Ｃインタフェース部１３を介して
外部システム１６と会話する場合について説明したが、
この処理は、データに異常があったときに速やかに回復
処理が行えるようにするため存在杉であって、プログラ
ムのロード処理そのものは、Ｒ３−２３２−Ｃインタフ
ェース部１３がなくても実行可能である。
以上のように、この発明によれば計算機システムを、プ
リンタデータ出力用のパラレルデータインタフェースを
双方向化し、プログラムメモリを不揮発性メモリとし、
かつ、パラレルデータインタフェ−スの方向を切換える
切換手段を設けた構成としたので、ＩＰＬのための補助
記憶装置を必要とせず安価なシステムが得られるととも
に、プログラムが改訂されたときにはパソコン等をプリ
ンタデータ出力用のパラレルデータインタフェースに接
続するだけで容易にプログラム変更ができ、しかも、通
常の電源投入等によるリセット解除時には直ちにプログ
ラムを実行することができる保守性および操作性に優れ
たものが得られる効果がある。
リンタデータ出力用のパラレルデータインタフェースを
双方向化し、プログラムメモリを不揮発性メモリとし、
かつ、パラレルデータインタフェ−スの方向を切換える
切換手段を設けた構成としたので、ＩＰＬのための補助
記憶装置を必要とせず安価なシステムが得られるととも
に、プログラムが改訂されたときにはパソコン等をプリ
ンタデータ出力用のパラレルデータインタフェースに接
続するだけで容易にプログラム変更ができ、しかも、通
常の電源投入等によるリセット解除時には直ちにプログ
ラムを実行することができる保守性および操作性に優れ
たものが得られる効果がある。
第１図はこの発明の一実施例による計算機システムを示
すブロック図、第２図は双方向セントロニクスインタフ
ェース部の構成を示す構成図、第３図はプログラムロー
ド処理を示すフローチャート、第４図および第５図はそ
れぞれ従来の計算機システムを示すブロック図である。 １はＣＰＵ、９はＲＯＭ、１０はＲＡＭ、１１はバッテ
リ、１２は双方向セントロニクスインタフェース部、１
４はスイッチ（切換手段）、１７はセントロニクスイン
タフェースコネクタ（パラレルインタフェースコネクタ
）、１８はフリップフコツブ（切換手段）、１９はパラ
レル入出力コントローラ（パラレルデータ出力インタフ
ェース部）、２０はパラレル入出力コントローラ（パラ
レルデータ入力インタフェース部）。 なお、図中、同一符号は同一、または、相当部分を示す
。
すブロック図、第２図は双方向セントロニクスインタフ
ェース部の構成を示す構成図、第３図はプログラムロー
ド処理を示すフローチャート、第４図および第５図はそ
れぞれ従来の計算機システムを示すブロック図である。 １はＣＰＵ、９はＲＯＭ、１０はＲＡＭ、１１はバッテ
リ、１２は双方向セントロニクスインタフェース部、１
４はスイッチ（切換手段）、１７はセントロニクスイン
タフェースコネクタ（パラレルインタフェースコネクタ
）、１８はフリップフコツブ（切換手段）、１９はパラ
レル入出力コントローラ（パラレルデータ出力インタフ
ェース部）、２０はパラレル入出力コントローラ（パラ
レルデータ入力インタフェース部）。 なお、図中、同一符号は同一、または、相当部分を示す
。
Claims (1)
- 演算および制御等の動作を実行するマイクロプロセッ
サと、外部からロードした実行用のプログラムが設定さ
れる不揮発性のプログラムメモリと、プリントデータ出
力用のパラレルインタフェースコネクタと、前記マイク
ロプロセッサが出力したデータを前記パラレルインタフ
ェースコネクタを介して外部に出力するパラレルデータ
出力インタフェース部と、外部から前記パラレルインタ
フェースコネクタに与えられた実行用のプログラムを入
力して前記マイクロプロセッサ側に出力するパラレルデ
ータ入力インタフェース部と、前記パラレルデータ出力
インタフェース部とパラレルデータ入力インタフェース
部とのいずれか一方を前記パラレルインタフェースコネ
クタに接続する切換手段と、前記パラレルデータ入力イ
ンタフェース部が出力した実行用のプログラムを前記プ
ログラムメモリに設定するイニシャルプログラムロード
用のプログラムが常駐した読出専用メモリとを備えた計
算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211204A JPH0496135A (ja) | 1990-08-08 | 1990-08-08 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211204A JPH0496135A (ja) | 1990-08-08 | 1990-08-08 | 計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496135A true JPH0496135A (ja) | 1992-03-27 |
Family
ID=16602078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211204A Pending JPH0496135A (ja) | 1990-08-08 | 1990-08-08 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496135A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329871A (ja) * | 1986-07-24 | 1988-02-08 | Sharp Corp | データ転送インタフェイス回路の制御装置 |
| JPS6476258A (en) * | 1987-09-18 | 1989-03-22 | Toshiba Corp | Interface system |
-
1990
- 1990-08-08 JP JP2211204A patent/JPH0496135A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329871A (ja) * | 1986-07-24 | 1988-02-08 | Sharp Corp | データ転送インタフェイス回路の制御装置 |
| JPS6476258A (en) * | 1987-09-18 | 1989-03-22 | Toshiba Corp | Interface system |
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