JPH056893B2

JPH056893B2 -

Info

Publication number: JPH056893B2
Application number: JP60217077A
Authority: JP
Inventors: Kunihiro Torikawa; Katsuyuki Iwata
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-09-30
Filing date: 1985-09-30
Publication date: 1993-01-27
Also published as: JPS6275844A

Description

【発明の詳細な説明】〔概要〕命令処理装置（IPU）からバツフア記憶装置
（BS）を有する記憶制御装置（SCU）に対してフ
エツチ要求を行う際、命令フエツチ要求
（IFRQ）と、オペランドフエツチ要求（OPRQ）
の双方を同一径路を用いて行う記憶アクセス方法
において、上記バツフア記憶装置（BS）に存在
しないオペランドに対して、上記命令処理装置
（IPU）からオペランドフエツチ要求（OPRQ）
を行つた時、命令処理装置（IPU）に対してイン
ターロツクをかけて、該命令処理装置（IPU）で
の動作を抑止している間、上記フエツチ径路を開
放してインターロツク中の命令フエツチを可能に
したものである。

〔産業上の利用分野〕

本発明は、命令処理装置（IPU）からバツフア
記憶装置（BS）を有する記憶制御装置（SCU）
に対してフエツチ要求を行う際、命令フエツチ要
求と、オペランドフエツチ要求の双方を同一径路
を用いて行う記憶アクセス方法における命令プリ
フエツチ方法に関する。

最近の計算機システムの著しい普及に伴い、該
計算機システムで処理するデータ量が増加し、該
計算機システムに対する処理能力の向上に対する
要求は益々高くなる動向にある。

計算機システムの処理能力を向上させる為の１
つの手段として、複数の命令を各処理単位別に同
時に実行させる、所謂パイプライン方式がよく知
られているが、該パイプライン方式の計算機シス
テムにおいては、該パイプラインに投入される各
命令が途切れることがないように、命令処理装置
（IPU）に設けられている命令バツフアには常に
先取り（プイフエツチ）した命令が存在すること
が必須条件となる。

第３図は、該命令バツフアの先取り状態を示し
た図であつて、IFRQ，は命令処理装置
（IPU）１での命令フエツチ要求を示し、OPRQ
(A)，(B)は該命令処理装置（IPU）１でのオペラ
ンドフエツチ要求を示している。

本図に示すように、パイプライン制御方式の計
算機システムでは、該命令バツフアには、常に、
幾つかの命令がプリフエツチされていることが要
求される。

〔従来の技術〕

小型、中型の計算機システムにおいて、コスト
パーフオマンスの兼ね合せから、フエツチ要求径
路（具体的にはフエツチアドレス送出径路）を、
命令フエツチ要求（IFRQ）と、オペランドフエ
ツチ要求（OPRQ）との双方で共有する構成をと
ることがある。

この場合、一般には、命令の実行を妨げないよ
うに、オペランドフエツチを命令フエツチに対し
て優先処理する制御方式をとる為、例えば、該オ
ペランドフエツチが連続する命令が続くと、命令
のプリフエツチが抑止されるように機能する。

上記のような特徴を備えた従来方式での記憶ア
クセス動作を、第４図、第５図によつて説明す
る。

第４図は従来のパイプライン制御方式の計算機
システムにおける記憶アクセス方式を説明する図
であり、第５図は従来の記憶アクセス方式の動作
をタイムチヤートで示した図である。

先ず、ある命令がパイプライン構成の命令処理
装置（IPU）１の命令実行部１２にあつて、オペ
ランドフエツチ要求（OPRQ）Ａの為のアドレス
をＴ０のタイミングで送出し、Ｔ１のタイミング
で該オペランドが記憶制御装置（SCU）２のバ
ツフア記憶装置（BS）２１に存在しない（これ
を、BSミツシングという）ことが検出された時、
該記憶制御装置（SCU）２は命令処理装置
（IPU）１が要求したオペランドを受け取るタイ
ミングＴ１で、該命令処理装置（IPU）１に対し
てインターロツクをかけ、該命令処理装置
（IPU）１の命令実行部の動作を停止させる。

以降、アドレスバスは、第５図のタイムチヤー
トからも明らかな如く、次のオペランドフエツチ
要求（OPRQ）Ｂが送出された儘の状態となる。

〔発明が解決しようとする問題点〕

従つて、アドレス転送径路をオペランドフエツ
チ要求（OPRQ）と、命令フエツチ要求
（IFRQ）とで共有する形式をとつている場合、
従来方式においては、オペランドアクセスが連続
する命令が続くと、第６図の従来技術の問題点を
説明する図に示すように、該アドレスバスはオペ
ランドアドレスで占有され、命令のプリフエツチ
ができない為、命令制御部１１における命令バツ
フア（図示せず）が‘空’になつてしまい、効率
的なパイプライン処理ができなくなると云う問題
があつた。

本発明は上記従来の欠点に鑑み、命令処理装置
（IPU）がオペランドフエツチ要求（OPRQ）を
出して、前述のBSミツシングが生起すると、記
憶制御装置（SCU）から命令処理装置（IPU）に
対してインターロツクがかけられ、命令の実行が
抑止されることに着目し、命令のプリフエツチが
できなくなる頻度を減少させる方法を提供するこ
とを目的とするものである。

〔問題点を解決する為の手段〕

第１図は本発明の一実施例をブロツク図で示し
た図である。

本発明においては、記憶制御装置（SCU）２
がバツフア記憶装置（BS）２１を有し、該記憶
制御装置（SCU）２に対する命令処理装置
（IPU）１からの命令フエツチ要求（IFRQ）、及
びオペランドフエツチ要求（OPRQ）の双方を、
同一径路を用いて、その要求内容を伝え、且つバ
ツフア記憶装置（BS）２１内に存在しないオペ
ランドに対して命令処理装置（IPU）１からオペ
ランドフエツチ要求（OPRQ）があつた場合、記
憶制御装置（SCU）２が命令処理装置（IPU）１
に対してインターロツクをかけ、該命令処理装置
（IPU）１の動作を抑止する機能を備えた記憶ア
クセス方法において、上記インターロツク中、該
オペランドが主記憶装置からバツフア記憶装置
（BS）２１に転送される迄の間、上記フエツチ要
求経路を開放する手段として、上記オペランドフ
エツチ要求を受け付けた信号と、上記インターロ
ツクを生起したミツシング信号と、の論理積信号
２ａ−１を出力する回路を設け、該回路からの論
理積信号２ａ−１によつて、該インターロツク中
でも命令をフエツチを行う様に構成する。

〔作用〕

即ち、本発明によれば、命令処理装置（IPU）
からバツフア記憶装置（BS）を有する記憶制御
装置（SCU）に対してフエツチ要求を行う際、
命令フエツチ要求（IFRQ）と、オペランドフエ
ツチ要求（OPRQ）の双方を同一径路を用いて行
う記憶アクセス方法において、上記バツフア記憶
装置（BS）に存在しないオペランドに対して、
上記命令処理装置（IPU）からオペランドフエツ
チ要求（OPRQ）を行つた時、命令処理装置
（IPU）に対してインターロツクをかけて、該命
令処理装置（IPU）での動作を抑止している間、
上記フエツチ径路を開放してインターロツク中の
命令フエツチを可能したものであるので、命令処
理装置（IPU）の命令実行部における命令バツフ
アが‘空’になる頻度を減少させる効果がある。

〔実施例〕

以下本発明の実施例を図面によつて詳述する。
前述の第１図は本発明の一実施例をブロツク図で
示した図であり、第２図は本発明を実施した時の
命令プリフエツチ動作をタイムチヤートで示した
図であり、第１図におけるインタロツク中の命令
プリフエツチ制御信号２ａが本発明を実施するの
に必要な手段である。

本発明を実施しても、通常の命令フエツチ要求
（IFRQ）動作、及びオペランドフエツチ要求
（OPRQ）動作は従来と同じであるので、ここで
は省略し、本発明による命令プリフエツチ動作を
中心にして説明する。

先ず、命令処理装置（IPU）１がＴ０タイミン
グにおいて、記憶制御装置（SCU）２に対して、
オペランドフエツチ要求（OPRQ）Ａを行い、記
憶制御装置（SCU）２のバツフア記憶装置（BS）
２１において、該オペランド受取タイミングＴ１
でBSミツシングが検出されると、制御部２２が
アクセスされる。

該記憶制御装置（SCU）２の制御部２２にお
いては、該Ｔ１のタイミングにおいて命令処理装
置（IPU）１の命令実行部１２にインターロツク
をかけ、当該命令の実行を抑止する。

この時、本発明においては、該記憶制御装置
（SCU）２の制御部２２は、命令処理装置（IPU）
１に対して、上記インターロツクの原因がオペラ
ンドフエツチ処理におけるBS、ミツシングであ
り、以降要求オペランドが命令処理装置（IPU）
１に転送可能となる迄の間、上記オペランドフエ
ツチ要求を受け付けた信号と、上記インターロツ
クを生起したミツシング信号との論理積信号２ａ
−１を出力する回路からの論理積信号２ａ−１を
送出する。

命令処理装置（IPU）１は、該論理積信号２ａ
−１を受信すると、命令制御部１１の命令フエツ
チ機構を起動し、例えば、Ｔ３のタイミングにお
いて、フエツチ要求経路（第１図中、アドレスバ
ス）を命令のプリフエツチの為に開放するように
動作する（第２図の“命令プリフエツチOK”参
照）。

以後、命令のプリフエツチ（第２図での、
IFRQ，，）が行われるが、記憶制御装置
（SCU）２が命令処理装置（IPU）１に対して、
上記要求オペランドが転送可能であることを示す
信号として、主記憶からのデータ転送開始信号で
あるムーブイン開始信号によつて起動される信号
２ａ−２を送出することにより、例えば、Ｔ５の
タイミングにおいて、上記命令のプリフエツチ動
作が中断され、前記抑止中の命令処理に復帰する
ように動作し、オペランドフエツチ要求
（OPRQ）(B)，(C)，……が、上記フエツチ要求径
路に送出されるようになる。

このように、本発明においては、命令フエツチ
要求（IFRQ）と、オペランドフエツチ要求
（OPRQ）の双方を同一径路を用いて行う記憶ア
クセス方法において、命令処理装置（IPU）１が
オペランドフエツチ要求（OPRQ）を、上記共有
のフエツチ要求径路に送出して、BSミツシング
が検出された時、命令処理装置（IPU）での命令
の実行が抑止されることに着目して、上記フエツ
チ要求径路を開放し、命令のプリフエツチができ
るようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の命令プ
リフエツチ方法は、命令処理装置（IPU）からバ
ツフア記憶装置（BS）を有する記憶制御装置
（SCU）に対してフエツチ要求を行う際、命令フ
エツチ要求（IFRQ）と、オペランドフエツチ要
求（OPRQ）の双方を同一径路を用いて行う記憶
アクセス方法において、上記バツフア記憶装置
（BS）に存在しないオペランドに対して、上記命
令処理装置（IPU）からオペランドフエツチ要求
（OPRQ）を行つた時、命令処理装置（IPU）に
対してインターロツクをかけて、該命令処理装置
（IPU）での動作を抑止している間、上記フエツ
チ径路を開放してインターロツク中の命令フエツ
チを可能にしたものであるので、命令処理装置
（IPU）の命令実行部における命令バツフアが‘
空’になる頻度を減少させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロツク図で示し
た図、第２図は本発明を実施した時の命令プリフ
エツチ動作をタイムチヤートで示した図、第３図
は命令バツフアの先取り状態を示した図、第４図
は従来のパイプライン制御方式の計算機システム
における記憶アクセス方式を説明する図、第５図
は従来の記憶アクセス方式の動作をタイムチヤー
トで示した図、第６図は従来技術の問題点を説明
する図、である。図面において、１は命令処理装置（IPU）、１
１は命令制御部、１２は命令実行部、２は記憶制
御装置（SCU）、２１はバツフア記憶装置（BS）、
２２は制御部、２ａはインタロツク中の命令プリ
フエツチ制御信号、Ｔ０，Ｔ１，……はタイミン
グ、(A)，(B)，(C)，……はオペランドフエツチ要
求、，，，……は命令フエツチ要求、をそ
れぞれ示す。

Claims

【特許請求の範囲】１記憶制御装置（SCU）２がバツフア記憶装
置（BS）２１を有し、該記憶制御装置（SCU）２に対する命令処理
装置（IPU）１からの命令フエツチ要求
（IFRQ）、及びオペランドフエツチ要求
（OPRQ）の双方を、同一径路を用いて、その要
求内容を伝え、且つバツフア記憶装置（BS）２
１内に存在しないオペランドに対して命令処理装
置（IPU）１からオペランドフエツチ要求
（OPRQ）があつた場合、記憶制御装置（SCU）
２が命令処理装置（IPU）１に対してインターロ
ツクをかけ、該命令処理装置（IPU）１の動作を
抑止する記憶アクセス方法において、上記インターロツク中、該オペランドが主記憶
装置からバツフア記憶装置（BS）２１に転送さ
れる迄の間、オペランドフエツチ要求を受け付けており且つ
前記インターロツクの原因がオペランドフエツチ
要求によるバツフアミツシングによる場合に、フ
エツチ要求経路を開放することを指示する開放指
示信号を送出する開放指示手段２ａ−１を設け、前記開放指示信号によつて、上記命令処理装置
（IPU）１内の命令制御部１１を制御して、該イ
ンターロツク中でも命令フエツチを行うことを特
徴とする命令プリフエツチ方法。