JPH056896B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は故障検出方式、さらに詳しくいえばキ
ヤツシユメモリを有する情報処理装置のストアバ
ツフアに付随するストアチエツク機構の故障検出
方式に関する。

（従来の技術） 大型計算機においては、処理の高速化のため
に、演算処理部からキヤツシユメモリ、あるいは
キヤツシユメモリから主記憶部等のストアパスに
はストアバツフアが不可欠である。このような構
成において、メモリに対するリードコマンドは通
常、ストアコマンドよりも優先して処理してい
る。しかしストアバツフア内にリードアドレスと
同一のアドレスに対するストアが存在する場合
は、このストアバツフア内のデータをリードしな
ければならない。そのため、ストアバツフアに
は、各エントリのストアアドレスと、後続のリー
ドアドレスを比較するための比較器がエントリ対
応に設けられている。この比較器によつてメモリ
リードのタイミングで、各エントリのストアアド
レスとリードアドレスとの一致が検出された場合
には、ストアバツフア内のストアコマンドを優先
的に処理し、その後にリードコマンドを処理する
ように構成されており、コマンド実行の順序性を
維持し、正しいデータ（この場合は直前のストア
で書き換えられたデータ）の読出しを保証してい
る。したがつて、前記比較器が故障した場合に
は、コマンド実行の順序性を保つことが不可能に
なるため、データ化け等の重大な故障につなが
る。

（発明が解決しようとする問題点） 従来、この比較器の故障検出には、パリテイ付
きのデータを比較して、その出力をパリテイチエ
ツクする等の方法がとられていた。しかし、この
方法では比較器を構成する回路のうち故障を検出
できる回路は排他的ORまでで、その後段のAND
回路の故障等までは検出できなかつた。

本発明の目的はストアバツフア掃き出し動作が
優先となるタイミングのとき比較器の２入力に同
じアドレスを入力して比較器の故障を事前に検出
することにより、データ化け等の重大な故障を回
避することができる故障検出方式を提供すること
にある。

（問題点を解決するための手段） 前記目的を達成するために本発明によるストア
チエツク機構の故障検出方式は情報処理装置にお
けるキヤツシユメモリと主記憶の中間に設けら
れ、主記憶にストアするデータと対応するアドレ
スを保持する複数エントリのメモリストアバツフ
アと、主記憶に対してメモリリード要求を出す機
構とからなり、前記複数エントリのメモリストア
バツフア内に保持するストアアドレスと前記メモ
リリードのアドレスをそれぞれ比較し、同一であ
る場合に一致信号を出力するストアチエツク機構
の故障検出方式において、前記ストアアドレスの
各エントリ対応の比較器の一方の入力にセレクタ
を設け、リードアドレスのタイミングで、それぞ
れリードアドレスを選択して対応のストアアドレ
スと比較した結果、一致を検出したときストアバ
ツフア掃出し動作優先となるタイミングを発生
し、前記ストアバツフア掃出し動作優先となつた
とき、前記各セレクタは各ストアアドレスを選択
し各比較器はそれぞれ同じストアアドレスを比較
し、一致信号を出力しない比較器があつたとき故
障を示す信号を出力するように構成されている。

（実施例） 次に、本発明について図面を参照して説明す
る。

第１図は本発明による故障検出方式の一実施例
を示すブロツク図である。

ストアバツフア１は例えば４エントリのキヤツ
シユストアバツフアのうち、アドレスのストアバ
ツフアのみを抜粋したものである。

本図に記載部分および記載されていない部分の
ストアバツフアの構成はFIFO構造であり、例え
ばレジスタまたはレジスタフアイルと、入力およ
び出力のエントリを示すポインタとポインタを制
御する制御回路とから構成されている。

ストアバツフアの内容は、読出す以外にも参照
することが可能で、後述する比較器で、ストアバ
ツフアのアドレスとリードアドレスとの比較を行
なつている。

セレクタ２０ａ付きのレジスタ２０は、リード
リクエストおよびストアのリクエストを切換えて
受付け、メインメモリにリクエストを送出する。

通常はリードリクエストが優先的に処理され
る。しかし、ストア優先処理タイミング発生回路
２１が発生するタイミングで線１５が“０”にな
るとANDゲート１７の反転出力が“１”になる
ので、セレクタ２０ａはストアバツフア１の出力
を選択し、ストアが優先的に処理される。

比較器２〜５はストアバツフア１に保持された
ストアアドレスとリードアドレスを比較するため
のものである。比較器２〜５の一方の入力はセレ
クタ２ａ〜５ａになつており、このセレクタ２ａ
〜５ａは線１４が“０”のときANDゲート６の
反転出力が“１”になるのでセレクタ１８の出力
を、また線１４が“１”のとき、ANDゲート６
の正出力が“１”になるのでストアバツフア１に
保持されたストアアドレスを選択する。したがつ
て比較器２〜５は、線１４が“０”のときは、セ
レクタ１８の出力（リードアドレス）とストアバ
ツフア１に保持されたストアアドレスとを比較
し、線１４が“１”のときは、２つの入力にスト
アバツフア１に保持されたアドレスを２つの入力
に受け、同じアドレスを比較する。

セレクタ１８およびレジスタ１９はリードリク
エストがストア優先処理によつて保留された場合
にリードアドレスを保持するためのループを構成
する回路部である。線１３が“０”のときは、
ANDゲート１６の反転出力が“１”となるので
セレクタ１８は外部からのリードアドレスを受付
ける。また、線１３が“１”のときはANDゲー
ト１６の正出力が“１”となるのでセレクタ１８
はレジスタ１９の出力を選択し、リードアドレス
を保持する。

今、線１４が“０”の状態の場合の動作につい
て説明する。

線１４は“０”であり、各セレクタ２ａ〜５ａ
はリードアドレスを選択するので比較器２〜５
は、リードアドレスとストアバツフア１に保持さ
れたストアアドレスの比較を行なう。比較器２〜
５の出力はオアゲート７でオアされるため、スト
アバツフア１に保持されたアドレスのうち、１つ
でもリードアドレスと一致するものがあればオア
ゲート７の出力は“１”となる。ANDゲート６
の反転出力は“１”となつているので、オアゲー
ト７の出力は反転してNANDゲート９から出力
される。このNANDゲート９の出力が“０”の
ときはリードの追越しが起こつたことを示し、線
１２が“０”になることによつてストア優先処理
タイミング発生回路２１にリードの保留、ストア
の優先処理を要求する。ストアバツフア１に保持
されたアドレスのうち、セレクタ１８の出力（リ
ードアドレス）と一致するものがない場合は、オ
アゲート７の出力は“０”となるので、NAND
ゲート９の出力は“１”となり、線１２は“１”
の状態を保持し、通常の通り、リードが優先的に
処理される。

次に線１４が“１”の状態にある場合の動作を
説明する。

線１４が“１”のときは、セレクタ２ａ〜５ａ
はストアアドレスを選択するので比較器２〜５の
２入力には同一のアドレスが入力されている。比
較器の機能が正常であれば比較器２〜５の出力は
全て“１”になる。このことを確認するために、
比較器２〜５の出力をNANDゲート８に入力し
ている出力が“１”にならない比較器があれば
NANDゲート８の出力は“１”となるためリー
ドタイミングでないタイミングをとつたアンド回
路１０の出力が“１”となり、これにより、少な
くとも比較器の１つが故障であることが検出され
る。

第２図は第１図のストア優先処置タイミング発
生回路２１の部分を詳細に示す図である。

レジスタ４０〜４２は定常状態では“０”とな
つているフリツプフロツプ（以下FFと略す）で
ある。

今、リードリクエストによつて線１１が“１”
になるとANDゲート３０、ORゲート３５を通し
てFF４０には“１”がセツトされる。これによ
つて線１３も“１”になり、前述したように、リ
ードアドレスがセレクタ１８、レジスタ１９で構
成されるループ内に保持される。ANDゲート３
０の出力が“１”になることによつてORゲート
３７の出力も“１”となる。このとき、リードの
保留を指示する線１２が活性でない状態“１”に
なつていればANDゲート３４は“１”となりFF
４２には“１”がセツトされる。また、ANDゲ
ート３４の出力は線１５を通してセレクタ２０ａ
付きレジスタ２０を切替えており、“１”のとき
はリードリクエスト受付ける。FF４０および４
２に“１”がセツトされた後はFF４２によつて
FF４０がリセツトされ、FF４０によつてFF４
２もリセツトされるがFF４２が“１”の間、線
１４を通して“１”が出力されている。この期間
がストア優先処理タイミングで、リードリクエス
トは受付けられずストアが優先的に処理される。
また、前述したように、この期間にストアバツフ
アの比較器の試験が行なわれる。

次にリクエストのタイミングでリードの保留を
指示する線１２が活性状態“０”になつた場合を
説明する。この場合はANDゲート３４の出力は
“０”となるため、FF４２は“０”の状態であ
り、線１５には“０”が出力されている。したが
つてリードリクエストは受付けられず、セレクタ
２０ａ付きレジスタ２０にはストアリクエストが
受付けられる。FF４２に“１”がセツトされな
い代わりにFF４１にはANDゲート３２、ORゲ
ート３６を通じて“１”が出力される。この後、
しばらくして、リードと同一のアドレスに対する
ストアがストアバツフア１からセレクタ付きレジ
スタ２０を通つてメモリに掃き出されるとリード
の保留を示す信号１２が不活性状態“１”にな
り、ANDゲート３４の出力が“１”になる。以
降は前述したように、リードが優先的に処理さ
れ、FF４２がセツト、FF４１はリセツトされ、
ストア優先処理に入る。

（発明の効果） 以上、説明したように、本発明は、ストアバツ
フアのリード追越し検出のための比較器を、スト
アバツフア掃出し動作優先時に、一致信号が出力
されるように２つの入力に同じデータを入力し
て、故障を検出するように構成されているので、
事前に比較器の故障を発見でき、コマンド実行の
順序性が保てなくなることがわかるので、リード
の追越によるデータ化けといつた重大な故障の発
生を防止できるという効果がある。

【図面の簡単な説明】

第１図は本発明による故障検出方式の一実施例
を示すブロツク図である。第２図は第１図２１の
ストア優先処理タイミング発生回路の詳細を示す
ブロツク図である。 １……メモリストアバツフアの一部、２〜５…
…アドレス比較器、６，１６……正負の出力をも
つバツフア、８，９……NANDゲート、１０…
…ANDゲート、７……オアゲート、１８……セ
レクタ、１９……レジスタ、２０……セレクタ付
きレジスタ、３０，３１，３２，３３，３４……
ANDゲート、３５，３６，３７……ORゲート、
３８，３９……正負の出力をもつバツフア、４
０，４１，４２……個別制御用フリツプフロツ
プ。

Claims (1)

【特許請求の範囲】
1. １ 情報処理装置におけるキヤツシユメモリと主
   記憶の中間に設けられ、主記憶にストアするデー
   タと対応するアドレスを保持する複数エントリの
   メモリストアバツフアと、主記憶に対してメモリ
   リード要求を出す機構とからなり、前記複数エン
   トリのメモリストアバツフア内に保持するストア
   アドレスと前記メモリリードのアドレスをそれぞ
   れ比較し、同一である場合に一致信号を出力する
   ストアチエツク機構の故障検出方式において、前
   記ストアアドレスの各エントリ対応の比較器の一
   方の入力にセレクタを設け、リードアドレスのタ
   イミングで、それぞれリードアドレスを選択して
   対応のストアアドレスと比較した結果、一致を検
   出したときストアバツフア掃出し動作優先となる
   タイミングを発生し、前記ストアバツフア掃出し
   動作優先となつたとき、前記各セレクタは各スト
   アアドレスを選択し各比較器はそれぞれ同じスト
   アアドレスを比較し、一致信号を出力しない比較
   器があつたとき故障を示す信号を出力するように
   構成したことを特徴とするストアチエツク機構の
   故障検出方式。