JPH056898A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH056898A JPH056898A JP15503291A JP15503291A JPH056898A JP H056898 A JPH056898 A JP H056898A JP 15503291 A JP15503291 A JP 15503291A JP 15503291 A JP15503291 A JP 15503291A JP H056898 A JPH056898 A JP H056898A
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- polycrystalline silicon
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Abstract
(57)【要約】
【構成】シリコン基板１０上に絶縁膜１１を介して下部
ゲート電極１２を形成する。次で、ゲート酸化膜１３及
び多結晶シリコン膜１４形成する。次にフォトレジスト
膜１６をマスクとしてＢＦ2 イオンをイオン注入しソー
ス領域１７及びドレイン領域１８を形成する。次にふっ
素イオン１９を多結晶シリコン膜１４中にイオン注入す
る。 【効果】トランジスタのリーク電流を減少させることが
できる。
ゲート電極１２を形成する。次で、ゲート酸化膜１３及
び多結晶シリコン膜１４形成する。次にフォトレジスト
膜１６をマスクとしてＢＦ2 イオンをイオン注入しソー
ス領域１７及びドレイン領域１８を形成する。次にふっ
素イオン１９を多結晶シリコン膜１４中にイオン注入す
る。 【効果】トランジスタのリーク電流を減少させることが
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に絶縁膜上のＭＯＳ型半導体装置の製造方法に
関する。
関し、特に絶縁膜上のＭＯＳ型半導体装置の製造方法に
関する。
【０００２】
【従来の技術】従来の下部ゲート型の薄膜トランジスタ
の製造方法を図３を用いて説明する。
の製造方法を図３を用いて説明する。
【０００３】まず図３（ａ）に示すように、シリコン基
板３０上にシリコン酸化膜などの絶縁膜３１を形成す
る。次でこの絶縁膜３１の上に導電性の膜（たとえば不
純物を高濃度にドープした多結晶シリコン）を堆積し、
パターニングを行って下部ゲート電極３２を形成し、次
でその上にゲート酸化膜３３となる二酸化シリコン膜を
堆積する。次でその上に薄い多結晶シリコン膜３４を堆
積して活性領域を形成する。この多結晶シリコン膜３４
は粒径が大きい方がリーク電流が小さくまた移動度も大
きいことから、非晶質シリコンをまず堆積し、６００℃
前後の温度でゆっくり多結晶化する方法が用いられるこ
とが多い。
板３０上にシリコン酸化膜などの絶縁膜３１を形成す
る。次でこの絶縁膜３１の上に導電性の膜（たとえば不
純物を高濃度にドープした多結晶シリコン）を堆積し、
パターニングを行って下部ゲート電極３２を形成し、次
でその上にゲート酸化膜３３となる二酸化シリコン膜を
堆積する。次でその上に薄い多結晶シリコン膜３４を堆
積して活性領域を形成する。この多結晶シリコン膜３４
は粒径が大きい方がリーク電流が小さくまた移動度も大
きいことから、非晶質シリコンをまず堆積し、６００℃
前後の温度でゆっくり多結晶化する方法が用いられるこ
とが多い。
【０００４】次に図３（ｂ）に示すように、この多結晶
シリコン膜３４に、例えばレジスト膜をマスクにして部
分的に高濃度にＢＦ2 + イオン等の不純物３５をイオン
注入して、ソース領域３７およびドレイン領域３８を形
成し、熱処理によって不純物の活性を行い、下部ゲート
型薄膜トランジスタの基本構造を形成する。この構造は
活性領域の下にゲート電極があることから下部ゲート型
と呼ばれるが、活性領域となる多結晶シリコン膜３４と
ゲート電極形成の順序を入換えれば通常の上部ゲート型
薄膜トランジスタを形成することができる。
シリコン膜３４に、例えばレジスト膜をマスクにして部
分的に高濃度にＢＦ2 + イオン等の不純物３５をイオン
注入して、ソース領域３７およびドレイン領域３８を形
成し、熱処理によって不純物の活性を行い、下部ゲート
型薄膜トランジスタの基本構造を形成する。この構造は
活性領域の下にゲート電極があることから下部ゲート型
と呼ばれるが、活性領域となる多結晶シリコン膜３４と
ゲート電極形成の順序を入換えれば通常の上部ゲート型
薄膜トランジスタを形成することができる。
【０００５】
【発明が解決しようとする課題】このようにして形成さ
れた薄膜トランジスタの活性領域は多結晶シリコン膜で
あることから、内部に含まれる粒界あるいは欠陥によっ
て薄膜トランズシタの特性は単結晶シリコンに形成した
トランジスタに較ベかなり悪い。通常はトランジスタ形
成後に水素雰囲気中で熱処理（４００℃前後）を行った
り、水素を多量に含む窒化シリコン膜を堆積してから熱
処理（４００〜５００℃前後）を行うことによって、内
部の欠陥を不活性化することが行われている。その結
果、典型的な多結晶シリコン膜の厚さである５０ｎｍに
対して、チャンネル幅Ｗ＝１μｍ、ドレイン電圧Ｖｄ＝
５Ｖ（Ｐ型トランジスタ）で１ｐＡ程度のリーク電流値
になる。このリーク電流値はＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）のセル部や
液晶ディスプレーの画素部など、低リーク電流が要求さ
れる素子に対しては大きく、リーク電流の低減化が必要
であった。
れた薄膜トランジスタの活性領域は多結晶シリコン膜で
あることから、内部に含まれる粒界あるいは欠陥によっ
て薄膜トランズシタの特性は単結晶シリコンに形成した
トランジスタに較ベかなり悪い。通常はトランジスタ形
成後に水素雰囲気中で熱処理（４００℃前後）を行った
り、水素を多量に含む窒化シリコン膜を堆積してから熱
処理（４００〜５００℃前後）を行うことによって、内
部の欠陥を不活性化することが行われている。その結
果、典型的な多結晶シリコン膜の厚さである５０ｎｍに
対して、チャンネル幅Ｗ＝１μｍ、ドレイン電圧Ｖｄ＝
５Ｖ（Ｐ型トランジスタ）で１ｐＡ程度のリーク電流値
になる。このリーク電流値はＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）のセル部や
液晶ディスプレーの画素部など、低リーク電流が要求さ
れる素子に対しては大きく、リーク電流の低減化が必要
であった。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ソース・ドレイン領域を形成するための多結
晶シリコン膜にふっ素イオンをイオン注入するものであ
る。
造方法は、ソース・ドレイン領域を形成するための多結
晶シリコン膜にふっ素イオンをイオン注入するものであ
る。
【０００７】
【作用】ふっ素はトランジスタの特性を悪化させる原因
である粒界や欠陥部におけるシリコンの未結合手を不活
性化する働きがある。但し、高温にさらすことによって
簡単に膜中から抜けてしまうため、トランジスタ製造プ
ロセスのできるだけ後工程で多結晶シリコン膜中に導入
することが望ましい。トランジスタができあがった段階
で活性領域に残っているふっ素のかなりの部分は、シリ
コンの未結合手の不活性化に役立つと考えられる。
である粒界や欠陥部におけるシリコンの未結合手を不活
性化する働きがある。但し、高温にさらすことによって
簡単に膜中から抜けてしまうため、トランジスタ製造プ
ロセスのできるだけ後工程で多結晶シリコン膜中に導入
することが望ましい。トランジスタができあがった段階
で活性領域に残っているふっ素のかなりの部分は、シリ
コンの未結合手の不活性化に役立つと考えられる。
【０００８】
【実施例】次に本発明を実施例により説明する。図１
（ａ）〜（ｃ）は本発明の第１の実施例の作製プロセス
を説明するための半導体チップの縦断面図であるまず、
図１（ａ）に示すように、シリコン基板１０上にシリコ
ン酸化膜などの絶縁膜１１を形成したのちその上に不純
物（Ｐ，Ｂ）を高濃度にドープした多結晶シリコン膜を
堆積し、パターニングを行って下部ゲート電極１２を形
成する。次で全面にゲート酸化膜１３となる二酸化シリ
コン膜を堆積し、その上に薄い多結晶シリコン膜１４を
形成する。多結晶シリコン膜１４の形成は、非晶質シリ
コンをまず堆積し、６００℃の温度で１０時間熱処理し
多結晶化したあとパターニングしたフォトレジスト膜を
マスクにして異方性エッチングによって素子分離を行っ
た。
（ａ）〜（ｃ）は本発明の第１の実施例の作製プロセス
を説明するための半導体チップの縦断面図であるまず、
図１（ａ）に示すように、シリコン基板１０上にシリコ
ン酸化膜などの絶縁膜１１を形成したのちその上に不純
物（Ｐ，Ｂ）を高濃度にドープした多結晶シリコン膜を
堆積し、パターニングを行って下部ゲート電極１２を形
成する。次で全面にゲート酸化膜１３となる二酸化シリ
コン膜を堆積し、その上に薄い多結晶シリコン膜１４を
形成する。多結晶シリコン膜１４の形成は、非晶質シリ
コンをまず堆積し、６００℃の温度で１０時間熱処理し
多結晶化したあとパターニングしたフォトレジスト膜を
マスクにして異方性エッチングによって素子分離を行っ
た。
【０００９】次に図１（ｂ）に示すように、多結晶シリ
コン膜１４に、フォトレジスト膜１６をマスクにして部
分的にＢＦ2 イオン１５を１×１０15ｃｍ-2の濃度でイ
オン注入しソース領域１７及びドレイン領域１８を形成
する。
コン膜１４に、フォトレジスト膜１６をマスクにして部
分的にＢＦ2 イオン１５を１×１０15ｃｍ-2の濃度でイ
オン注入しソース領域１７及びドレイン領域１８を形成
する。
【００１０】次に図１（ｃ）に示すように、フォトレジ
スト膜１６を除去し、全面にふっ素イオン１６を１×１
０15ｃｍ-2だけイオン注入し、熱処理によって不純物の
活性化を行う。このあと通常の製造プロセスと同様にし
てカバー膜形成、配線形成を行い、更に窒化シリコン膜
を堆積し４５０℃で熱処理を行ないトランジスタを完成
させた。
スト膜１６を除去し、全面にふっ素イオン１６を１×１
０15ｃｍ-2だけイオン注入し、熱処理によって不純物の
活性化を行う。このあと通常の製造プロセスと同様にし
てカバー膜形成、配線形成を行い、更に窒化シリコン膜
を堆積し４５０℃で熱処理を行ないトランジスタを完成
させた。
【００１１】以上のようにしてふっ素イオン注入を行っ
たＰ形薄膜トランジスタでは、ゲート幅Ｗ＝１μｍ，ド
レイン電圧Ｖｄ＝−５Ｖに対し０．３ｐＡのリーク電流
が得られ、同時に作製したふっ素イオン注入を行われな
かったＰ型薄膜トランジスタのリーク電流１ｐＡに較べ
るとリーク電流を１／３以下にすることができた。また
移動度も１０％程度改善され、サブレッシュホールド・
スイングも約７０％に改善することができた。
たＰ形薄膜トランジスタでは、ゲート幅Ｗ＝１μｍ，ド
レイン電圧Ｖｄ＝−５Ｖに対し０．３ｐＡのリーク電流
が得られ、同時に作製したふっ素イオン注入を行われな
かったＰ型薄膜トランジスタのリーク電流１ｐＡに較べ
るとリーク電流を１／３以下にすることができた。また
移動度も１０％程度改善され、サブレッシュホールド・
スイングも約７０％に改善することができた。
【００１２】図２（ａ），（ｂ）は本発明の第２の実施
例の作製プロセスを説明するための半導体チップの断面
図である。この例は、本発明を上部ゲート型のＮ型トラ
ンジスタに適用したものである。
例の作製プロセスを説明するための半導体チップの断面
図である。この例は、本発明を上部ゲート型のＮ型トラ
ンジスタに適用したものである。
【００１３】まず図２（ａ）に示すように、シリコン基
板２０上にシリコン膜化膜などの絶縁膜２１を形成した
のち、その上に薄い多結晶シリコン膜２２を形成し（非
晶質シリコンをまず堆積し、６００℃の温度で１０時間
熱処理し多結晶化した）、パターニングしたレジストを
マスクにして異方性エッチングによって素子分離を行
い、次で全面にゲート酸化膜２３となる二酸化シリコン
膜を堆積する。次にこのゲート酸化膜２３上に不純物を
高濃度にドープした多結晶シリコン膜を堆積し、パター
ニングを行って上部ゲート電極２４を形成した。
板２０上にシリコン膜化膜などの絶縁膜２１を形成した
のち、その上に薄い多結晶シリコン膜２２を形成し（非
晶質シリコンをまず堆積し、６００℃の温度で１０時間
熱処理し多結晶化した）、パターニングしたレジストを
マスクにして異方性エッチングによって素子分離を行
い、次で全面にゲート酸化膜２３となる二酸化シリコン
膜を堆積する。次にこのゲート酸化膜２３上に不純物を
高濃度にドープした多結晶シリコン膜を堆積し、パター
ニングを行って上部ゲート電極２４を形成した。
【００１４】次に図２（ｂ）に示すように、このゲート
電極２４をマスクにしてヒ素イオン（ソース・ドレイン
となる）２５を１×１０15ｃｍ-2注入し、続いてふっ素
イオン２６を斜め注入によってヒ素イオン注入領域およ
びゲート電極端部のチャンネル領域に注入した。このあ
と不純物の活性化を行ない、通常の製造プロセスに従っ
てカバー膜形成、配線形成を行い、更に窒化シリコン膜
を堆積し４５０℃で熱処理を行ないトランジスタを完成
させた。
電極２４をマスクにしてヒ素イオン（ソース・ドレイン
となる）２５を１×１０15ｃｍ-2注入し、続いてふっ素
イオン２６を斜め注入によってヒ素イオン注入領域およ
びゲート電極端部のチャンネル領域に注入した。このあ
と不純物の活性化を行ない、通常の製造プロセスに従っ
てカバー膜形成、配線形成を行い、更に窒化シリコン膜
を堆積し４５０℃で熱処理を行ないトランジスタを完成
させた。
【００１５】ふっ素イオンは軽いため、上部ゲートが電
極２４が薄ければチャンネル領域までふっ素イオンを注
入することも可能であるが、多結晶シリコン層中の不純
物がチャンネル領域に注入されるなどの悪影響がある。
注入領域をソース・ドレイン領域およびゲート電極端部
のチャンネル領域に限定したため、移動度やサブレッシ
ュホールド・スイングはほとんど改善されなかったが、
リーク電流は第１の実施例以上の１／５以下にすること
ができた。リーク電流の改善がＰ型トランジスタより大
きい理由は、シリコン粒界の未結合手を不活性化するこ
とによって不純物拡散が抑えられ、ゲートとドレイン領
域のオーバーラップが減ったためと考えられる（不純物
拡散に対する粒界の影響はＮ型不純物の方がＰ型不純物
よりはるかに大きい）。また、短チャンネル効果が起こ
り始めるチャンネル長（マスク上）も０．２〜０．３μ
ｍ程度短くすることができた。
極２４が薄ければチャンネル領域までふっ素イオンを注
入することも可能であるが、多結晶シリコン層中の不純
物がチャンネル領域に注入されるなどの悪影響がある。
注入領域をソース・ドレイン領域およびゲート電極端部
のチャンネル領域に限定したため、移動度やサブレッシ
ュホールド・スイングはほとんど改善されなかったが、
リーク電流は第１の実施例以上の１／５以下にすること
ができた。リーク電流の改善がＰ型トランジスタより大
きい理由は、シリコン粒界の未結合手を不活性化するこ
とによって不純物拡散が抑えられ、ゲートとドレイン領
域のオーバーラップが減ったためと考えられる（不純物
拡散に対する粒界の影響はＮ型不純物の方がＰ型不純物
よりはるかに大きい）。また、短チャンネル効果が起こ
り始めるチャンネル長（マスク上）も０．２〜０．３μ
ｍ程度短くすることができた。
【００１６】
【発明の効果】以上説明したように本発明の半導体装置
の製造法は、薄膜トランジスタのソース・ドレイン領域
を形成するための多結晶シリコン膜に、ふっ素イオンを
イオン注入することにより、多結晶シリコン薄膜中の粒
界や欠陥部の未結合手を不活性化できるため、トランジ
スタのリーク電流を小さくできるという効果がある。
の製造法は、薄膜トランジスタのソース・ドレイン領域
を形成するための多結晶シリコン膜に、ふっ素イオンを
イオン注入することにより、多結晶シリコン薄膜中の粒
界や欠陥部の未結合手を不活性化できるため、トランジ
スタのリーク電流を小さくできるという効果がある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図３】従来の下部ゲート型薄膜トランジスタの製造方
法を説明するための半導体チップの断面図である。
法を説明するための半導体チップの断面図である。
１０，２０，３０ シリコン基板 １１，２１，３１ 絶縁膜 １２，３２ 下部ゲート電極 １３，２３，３３ ゲート酸化膜 １４，２２，３４ 薄い多結晶シリコン膜 １５ ＢＦ2 イオン １６ フォトレジスト膜 １７，２７，３７ ソース領域 １８，２８，３８ ドレイン領域 １９ ふっ素イオン ２４ 上部ゲート ２５ ヒ素イオン ３５ 不純物イオン
Claims (1)
- 【特許請求の範囲】 【請求項１】 基板上に絶縁膜を介してソース・ドレイ
ン領域となる多結晶シリコン膜を形成したのち、この多
結晶シリコン膜にふっ素をイオン注入することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15503291A JPH056898A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15503291A JPH056898A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056898A true JPH056898A (ja) | 1993-01-14 |
Family
ID=15597185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15503291A Pending JPH056898A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056898A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639264B1 (en) | 1998-12-11 | 2003-10-28 | International Business Machines Corporation | Method and structure for surface state passivation to improve yield and reliability of integrated circuit structures |
| KR100476377B1 (ko) * | 1997-08-30 | 2005-09-08 | 주식회사 하이닉스반도체 | 박막트랜지스터제조방법 |
-
1991
- 1991-06-27 JP JP15503291A patent/JPH056898A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476377B1 (ko) * | 1997-08-30 | 2005-09-08 | 주식회사 하이닉스반도체 | 박막트랜지스터제조방법 |
| US6639264B1 (en) | 1998-12-11 | 2003-10-28 | International Business Machines Corporation | Method and structure for surface state passivation to improve yield and reliability of integrated circuit structures |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000509 |