JPH056997A - 半導体装置 - Google Patents
半導体装置Info
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- JPH056997A JPH056997A JP18334591A JP18334591A JPH056997A JP H056997 A JPH056997 A JP H056997A JP 18334591 A JP18334591 A JP 18334591A JP 18334591 A JP18334591 A JP 18334591A JP H056997 A JPH056997 A JP H056997A
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Abstract
(57)【要約】
【目的】 レベルセンサやタイマーをＬＳＩ化し、高集
積化できる新規な構造の半導体装置を提供する。 【構成】 半導体基板の一主面に第１のソース・ドレイ
ン領域を設け、少なくとも前記第１のソース・ドレイン
領域間の半導体基板の一主面上に第１の絶縁膜を設け、
第１の絶縁膜上に半導体領域を設け、半導体領域の上面
に第２のソース・ドレイン領域を設け、少なくとも前記
第２のソース・ドレイン領域間の半導体領域の主面上に
第２の絶縁膜を設け、第２の絶縁膜上にゲート電極を設
けた。そして、ゲート電極に加えるゲート電位により、
半導体領域を流れる基板電流を、ひいては半導体領域の
基板の電位を変化させ、下部の半導体基板に設けられた
第１のソース・ドレイン間に流れる電流を制御する。 【効果】 半導体装置を少ない占有面積で形成すること
ができ、集積度を向上させることが可能となる。
積化できる新規な構造の半導体装置を提供する。 【構成】 半導体基板の一主面に第１のソース・ドレイ
ン領域を設け、少なくとも前記第１のソース・ドレイン
領域間の半導体基板の一主面上に第１の絶縁膜を設け、
第１の絶縁膜上に半導体領域を設け、半導体領域の上面
に第２のソース・ドレイン領域を設け、少なくとも前記
第２のソース・ドレイン領域間の半導体領域の主面上に
第２の絶縁膜を設け、第２の絶縁膜上にゲート電極を設
けた。そして、ゲート電極に加えるゲート電位により、
半導体領域を流れる基板電流を、ひいては半導体領域の
基板の電位を変化させ、下部の半導体基板に設けられた
第１のソース・ドレイン間に流れる電流を制御する。 【効果】 半導体装置を少ない占有面積で形成すること
ができ、集積度を向上させることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に適用して
有効な技術に関し、例えば、レベルセンサあるいはタイ
マーを組み込む半導体装置に利用して特に有効な技術に
関するものである。
有効な技術に関し、例えば、レベルセンサあるいはタイ
マーを組み込む半導体装置に利用して特に有効な技術に
関するものである。
【０００２】
【従来の技術】レベルセンサやタイマーとして用いられ
てきた従来の半導体装置は、ＬＳＩに適した構造とはな
っていなかった。
てきた従来の半導体装置は、ＬＳＩに適した構造とはな
っていなかった。
【０００３】
【発明が解決しようとする課題】そのため、レベルセン
サやタイマーを組み込むＬＳＩの集積度を向上させるこ
とは困難であった。
サやタイマーを組み込むＬＳＩの集積度を向上させるこ
とは困難であった。
【０００４】本発明は、かかる問題点を解決するために
なされたもので、レベルセンサやタイマーを組み込む場
合であっても高集積化が容易な新規な構造の半導体装置
を提供することを目的としている。
なされたもので、レベルセンサやタイマーを組み込む場
合であっても高集積化が容易な新規な構造の半導体装置
を提供することを目的としている。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば下記
のとおりである。
【０００７】すなわち、半導体基板の一主面に第１のソ
ース領域および第１のドレイン領域を設け、少なくとも
前記第１のソース領域および第１のドレイン領域間の半
導体基板の一主面上に第１の絶縁膜を設け、第１の絶縁
膜上に半導体領域を設け、半導体領域の上面に第２のソ
ース領域および第２のドレイン領域を設け、少なくとも
前記第２のソース領域および第２のドレイン領域間の半
導体領域の主面上に第２の絶縁膜を設け、第２の絶縁膜
上にゲート電極を設けた。そして、ゲート電極に加える
ゲート電位により、半導体領域を流れる基板電流を、ひ
いては半導体領域の基板の電位を変化させ、下部の半導
体基板に設けられた第１のソース領域および第１のドレ
イン領域間に流れる電流を制御する。
ース領域および第１のドレイン領域を設け、少なくとも
前記第１のソース領域および第１のドレイン領域間の半
導体基板の一主面上に第１の絶縁膜を設け、第１の絶縁
膜上に半導体領域を設け、半導体領域の上面に第２のソ
ース領域および第２のドレイン領域を設け、少なくとも
前記第２のソース領域および第２のドレイン領域間の半
導体領域の主面上に第２の絶縁膜を設け、第２の絶縁膜
上にゲート電極を設けた。そして、ゲート電極に加える
ゲート電位により、半導体領域を流れる基板電流を、ひ
いては半導体領域の基板の電位を変化させ、下部の半導
体基板に設けられた第１のソース領域および第１のドレ
イン領域間に流れる電流を制御する。
【０００８】
【作用】上記した手段によれば、半導体基板上に形成し
た半導体領域上のゲート電位が、ある値以上になると、
半導体基板に形成したトランジスタにドレイン電流が流
れるので、レベルセンサとして働くとともに、さらにゲ
ート電位の入力に対するドレイン電流の応答はある程度
遅れを有するので、タイマーとして働く。このような機
能を本発明ではＳＯＩ・ＭＩＳ構造によって実現してい
るので、レベルセンサやタイマーを組み込む場合であっ
ても高集積化が容易となる。
た半導体領域上のゲート電位が、ある値以上になると、
半導体基板に形成したトランジスタにドレイン電流が流
れるので、レベルセンサとして働くとともに、さらにゲ
ート電位の入力に対するドレイン電流の応答はある程度
遅れを有するので、タイマーとして働く。このような機
能を本発明ではＳＯＩ・ＭＩＳ構造によって実現してい
るので、レベルセンサやタイマーを組み込む場合であっ
ても高集積化が容易となる。
【０００９】
【実施例】以下、本発明に係る半導体装置の実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１０】図１には実施例の半導体装置の構造概略図
が示されている。当該実施例の半導体装置は、半導体基
板１の上面にソース・ドレイン領域（第１のソース・ド
レイン領域）４および絶縁膜（第１の絶縁膜）２が設け
られ、ソース・ドレイン領域４間の絶縁膜２上に半導体
領域３が設けられ、この半導体領域３の上面に、ソース
・ドレイン領域（第２のソース・ドレイン領域）７、ゲ
ート絶縁膜（第２の絶縁膜）５、ゲート電極６が設けら
れた構造となっている。つまり、本実施例の半導体装置
は、ＳＯＩ・ＭＩＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕ
ｌａｔｏｒ・Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）構造となっている。なお、ソー
ス・ドレイン領域４はソース電極Ｓ２、ドレイン電極Ｄ
２に接続され、ソース・ドレイン領域７はソース電極Ｓ
１、ドレイン電極Ｄ１に接続されている。
が示されている。当該実施例の半導体装置は、半導体基
板１の上面にソース・ドレイン領域（第１のソース・ド
レイン領域）４および絶縁膜（第１の絶縁膜）２が設け
られ、ソース・ドレイン領域４間の絶縁膜２上に半導体
領域３が設けられ、この半導体領域３の上面に、ソース
・ドレイン領域（第２のソース・ドレイン領域）７、ゲ
ート絶縁膜（第２の絶縁膜）５、ゲート電極６が設けら
れた構造となっている。つまり、本実施例の半導体装置
は、ＳＯＩ・ＭＩＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕ
ｌａｔｏｒ・Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）構造となっている。なお、ソー
ス・ドレイン領域４はソース電極Ｓ２、ドレイン電極Ｄ
２に接続され、ソース・ドレイン領域７はソース電極Ｓ
１、ドレイン電極Ｄ１に接続されている。
【００１１】この半導体装置において、ゲート電極６に
印加されるゲート電位ＶＧを上昇させると、半導体領域
３に形成されたＳＯＩ・ＭＩＳのソース・ドレイン７間
を流れる電流ＩＤ１が増加するとともに、半導体領域３
内を流れるＳＯＩ基板電流Ｉｓｏｉが生じる。この基板
電流Ｉｓｏｉは、ドレイン近傍の高電界領域で生じる衝
突電離現象によって発生し、あるゲート電位Ｖ０（１Ｖ
程度）以上の値で観測され、ＶＧ＝Ｖ１（２Ｖ程度）の
ゲート電位に対して最大値を持ち、ゲート電位ＶＧ（６
Ｖ程度）以上では観測されなくなる（図２参照）。した
がって、Ｖ０以上、Ｖ２以下のゲート電位ＶＧに対して
半導体領域３にはＳＯＩ基板電位Ｖｓｏｉが生じ、ゲー
ト電位ＶＧを入力とするときのＳＯＩ基板電位Ｖｓｏｉ
の応答は図３から図６で表されるようになる。
印加されるゲート電位ＶＧを上昇させると、半導体領域
３に形成されたＳＯＩ・ＭＩＳのソース・ドレイン７間
を流れる電流ＩＤ１が増加するとともに、半導体領域３
内を流れるＳＯＩ基板電流Ｉｓｏｉが生じる。この基板
電流Ｉｓｏｉは、ドレイン近傍の高電界領域で生じる衝
突電離現象によって発生し、あるゲート電位Ｖ０（１Ｖ
程度）以上の値で観測され、ＶＧ＝Ｖ１（２Ｖ程度）の
ゲート電位に対して最大値を持ち、ゲート電位ＶＧ（６
Ｖ程度）以上では観測されなくなる（図２参照）。した
がって、Ｖ０以上、Ｖ２以下のゲート電位ＶＧに対して
半導体領域３にはＳＯＩ基板電位Ｖｓｏｉが生じ、ゲー
ト電位ＶＧを入力とするときのＳＯＩ基板電位Ｖｓｏｉ
の応答は図３から図６で表されるようになる。
【００１２】図３から図６にゲート電位ＶＧ、ＳＯＩ基
板電位Ｖｓｏｉおよびソース・ドレイン４間の電流ＩＤ
２の時間ｔ依存性を示す。ここで、図３では、ゲート電
位ＶＧの最終値がＶ０より低い場合、図４ではＶ０以上
Ｖ１以下の場合、図４ではＶ１より大きくＶ２より低い
場合、図５ではＶ２以上の場合をそれぞれ示す。
板電位Ｖｓｏｉおよびソース・ドレイン４間の電流ＩＤ
２の時間ｔ依存性を示す。ここで、図３では、ゲート電
位ＶＧの最終値がＶ０より低い場合、図４ではＶ０以上
Ｖ１以下の場合、図４ではＶ１より大きくＶ２より低い
場合、図５ではＶ２以上の場合をそれぞれ示す。
【００１３】まず、図３に示すように、ゲート電位ＶＧ
の最終値がＶ０より低い場合は、基板電流Ｉｓｏｉが流
れない（図２参照）から、ＳＯＩ基板電位Ｖｓｏｉも半
導体領域３に生じない。したがって、ソース・ドレイン
４間の半導体基板１の表面にはチャネルが形成されず、
ソース・ドレイン４間には電流ＩＤ２も流れない。
の最終値がＶ０より低い場合は、基板電流Ｉｓｏｉが流
れない（図２参照）から、ＳＯＩ基板電位Ｖｓｏｉも半
導体領域３に生じない。したがって、ソース・ドレイン
４間の半導体基板１の表面にはチャネルが形成されず、
ソース・ドレイン４間には電流ＩＤ２も流れない。
【００１４】次に、図４に示すように、ゲート電位ＶＧ
の最終値がＶ０以上、Ｖ１以下の場合は次のような挙動
を示す。まず、ｔ０時間経過するとゲート電位ＶＧがＶ
０となり基板電流Ｉｓｏｉが流れ始める（図２参照）。
したがって、ｔ０時間経過後に、ＳＯＩ基板電位Ｖｓｏ
ｉが生じ始め、その後ＳＯＩ基板電位ＶＳＯＩは一定の
値となるまで増加する。このようにｔ０時間経過後に半
導体領域３にはＳＯＩ基板電位Ｖｓｏｉが生じるから、
その下に絶縁膜を介して存在する半導体基板１の表面に
はチャネルが形成され、ソース・ドレイン４間には、Ｓ
ＯＩ基板電位Ｖｓｏｉの値に応じた電流ＩＤ２が観測さ
れるようになる。
の最終値がＶ０以上、Ｖ１以下の場合は次のような挙動
を示す。まず、ｔ０時間経過するとゲート電位ＶＧがＶ
０となり基板電流Ｉｓｏｉが流れ始める（図２参照）。
したがって、ｔ０時間経過後に、ＳＯＩ基板電位Ｖｓｏ
ｉが生じ始め、その後ＳＯＩ基板電位ＶＳＯＩは一定の
値となるまで増加する。このようにｔ０時間経過後に半
導体領域３にはＳＯＩ基板電位Ｖｓｏｉが生じるから、
その下に絶縁膜を介して存在する半導体基板１の表面に
はチャネルが形成され、ソース・ドレイン４間には、Ｓ
ＯＩ基板電位Ｖｓｏｉの値に応じた電流ＩＤ２が観測さ
れるようになる。
【００１５】さらに、図５に示すように、ゲート電位Ｖ
Ｇの最終値が増加し、Ｖ１以上、Ｖ２以下となったとき
は、ゲート電位ＶＧがＶ１に到達するまでは、ＳＯＩ基
板電位Ｖｓｏｉおよびソース・ドレイン４間の電流ＩＤ
２は図４の場合と同じ挙動を示すが、ゲート電位ＶＧの
値がＶ１を超えると、基板電流Ｉｓｏｉが減少し（図２
参照）、それに応じて半導体領域３に生じるＳＯＩ基板
電位Ｖｓｏｉが減少し、ひいてはソース・ドレイン４間
の電流ＩＤ２も減少する。
Ｇの最終値が増加し、Ｖ１以上、Ｖ２以下となったとき
は、ゲート電位ＶＧがＶ１に到達するまでは、ＳＯＩ基
板電位Ｖｓｏｉおよびソース・ドレイン４間の電流ＩＤ
２は図４の場合と同じ挙動を示すが、ゲート電位ＶＧの
値がＶ１を超えると、基板電流Ｉｓｏｉが減少し（図２
参照）、それに応じて半導体領域３に生じるＳＯＩ基板
電位Ｖｓｏｉが減少し、ひいてはソース・ドレイン４間
の電流ＩＤ２も減少する。
【００１６】そして、ゲート電圧ＶＧの最終値がさらに
増加し、Ｖ２以上となると、基板電流Ｉｓｏｉが流れに
くくなり（図２参照）、図６に示すように、ＳＯＩ基板
電位Ｖｓｏｉも生じにくくなり、ソース・ドレイン４間
の電流ＩＤ２も流れなくなる。
増加し、Ｖ２以上となると、基板電流Ｉｓｏｉが流れに
くくなり（図２参照）、図６に示すように、ＳＯＩ基板
電位Ｖｓｏｉも生じにくくなり、ソース・ドレイン４間
の電流ＩＤ２も流れなくなる。
【００１７】以上のようにゲート電位ＶＧの最終値がＶ
０以上の所定範囲であるならば、ゲート電位ＶＧの立上
り時、あるいは立上り以降で半導体領域３にＳＯＩ基板
電位Ｖｓｏｉが発生する。したがって、Ｖ０以上のゲー
ト電位ＶＧに対して、半導体領域３下の半導体基板１上
にチャネルが形成され、半導体基板１上面に形成された
ソース・ドレイン４間に電流ＩＤ２が観測される。この
ように電流ＩＤ２はＶ０という電位を検出するモニタの
働きをするため半導体装置はレベルセンサとしての機能
を有する。
０以上の所定範囲であるならば、ゲート電位ＶＧの立上
り時、あるいは立上り以降で半導体領域３にＳＯＩ基板
電位Ｖｓｏｉが発生する。したがって、Ｖ０以上のゲー
ト電位ＶＧに対して、半導体領域３下の半導体基板１上
にチャネルが形成され、半導体基板１上面に形成された
ソース・ドレイン４間に電流ＩＤ２が観測される。この
ように電流ＩＤ２はＶ０という電位を検出するモニタの
働きをするため半導体装置はレベルセンサとしての機能
を有する。
【００１８】また、電流ＩＤ２はゲート電位ＶＧがＶ０
になるまでの時間ｔ０までは流れないので、電流ＩＤ２
は時間ｔ０のモニタにもなり、本半導体装置はタイマー
の機能も有する。
になるまでの時間ｔ０までは流れないので、電流ＩＤ２
は時間ｔ０のモニタにもなり、本半導体装置はタイマー
の機能も有する。
【００１９】図７〜図９には実施例の半導体装置の形成
のプロセスの一例が示されている。
のプロセスの一例が示されている。
【００２０】まず、図７に示すように、通常のＭＯＳト
ランジスタの製造方法に従って、ｐ型Ｓｉ半導体基板１
上に、フィールドストッパ層８をボロンのイオン注入に
よって形成した後に、この領域を選択的に酸化し、素子
分離用のフィールド酸化膜（ＬＯＣＯＳ）９を形成す
る。この後、５００Å程度のシリコン酸化膜（第１の絶
縁膜）２を熱酸化法により全面に形成した後に、ｐ型ポ
リシリコン（多結晶シリコン）をＣＶＤ法（化学的気相
成長法）によって全面に５０００Å程度形成する。次
に、レジスト膜１０をマスクとして、このｐ型ポリシリ
コンを異方性エッチングし、さらに、レジスト膜１０お
よびｐ型ポリシリコン（半導体領域）３をマスクとし
て、半導体基板１上にソース・ドレイン領域（第１のソ
ース・ドレイン領域）４をヒ素またはリンのイオン注入
によって形成する。
ランジスタの製造方法に従って、ｐ型Ｓｉ半導体基板１
上に、フィールドストッパ層８をボロンのイオン注入に
よって形成した後に、この領域を選択的に酸化し、素子
分離用のフィールド酸化膜（ＬＯＣＯＳ）９を形成す
る。この後、５００Å程度のシリコン酸化膜（第１の絶
縁膜）２を熱酸化法により全面に形成した後に、ｐ型ポ
リシリコン（多結晶シリコン）をＣＶＤ法（化学的気相
成長法）によって全面に５０００Å程度形成する。次
に、レジスト膜１０をマスクとして、このｐ型ポリシリ
コンを異方性エッチングし、さらに、レジスト膜１０お
よびｐ型ポリシリコン（半導体領域）３をマスクとし
て、半導体基板１上にソース・ドレイン領域（第１のソ
ース・ドレイン領域）４をヒ素またはリンのイオン注入
によって形成する。
【００２１】続いて、図８に示すように、レジスト膜１
０を除去した後、ＳＯＩ領域となるｐ型ポリシリコン３
の上面および側面に、ゲート酸化膜（第２の絶縁膜）５
を２００Å程度形成する。次に、ｎ型ポリシリコンのデ
ポジット、それに続くリソグラフィおよびエッチングに
よってゲート電極６を形成する。その後、ゲート電極６
をマスクにして、ｐ型ポリシリコン３にヒ素またはリン
のイオン注入を行なうことによって、ソース・ドレイン
領域（第２のソース・ドレイン領域）７を形成する。
０を除去した後、ＳＯＩ領域となるｐ型ポリシリコン３
の上面および側面に、ゲート酸化膜（第２の絶縁膜）５
を２００Å程度形成する。次に、ｎ型ポリシリコンのデ
ポジット、それに続くリソグラフィおよびエッチングに
よってゲート電極６を形成する。その後、ゲート電極６
をマスクにして、ｐ型ポリシリコン３にヒ素またはリン
のイオン注入を行なうことによって、ソース・ドレイン
領域（第２のソース・ドレイン領域）７を形成する。
【００２２】続いて、図９に示すように、ＢＰＳＧ（ｂ
ｏｒｏｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１１を
全面にデポジットし、次に、コンタクト孔１２を開口
し、メタル配線１３をＡｌまたはＷによって形成し、ソ
ース・ドレイン領域７に接続したソース電極Ｓ１および
ドレイン電極Ｄ１並びにソース・ドレイン領域４に接続
したソース電極Ｓ２およびドレイン領域Ｄ２を形成し、
半導体電極を完成する。
ｏｒｏｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１１を
全面にデポジットし、次に、コンタクト孔１２を開口
し、メタル配線１３をＡｌまたはＷによって形成し、ソ
ース・ドレイン領域７に接続したソース電極Ｓ１および
ドレイン電極Ｄ１並びにソース・ドレイン領域４に接続
したソース電極Ｓ２およびドレイン領域Ｄ２を形成し、
半導体電極を完成する。
【００２３】また、図１０に示すように、ｐ型ポリシリ
コン３上にソース・ドレイン領域７を形成する際にゲー
ト電極６の側面に側壁絶縁膜１４を形成した後に、ゲー
ト電極６および側壁絶縁膜１４をマスクにしてヒ素また
はリンイオンを注入してもよい。このようにすれば、ド
レイン領域をゲート電極６から離すことができるので、
ドレイン領域での電界を緩和することができる。
コン３上にソース・ドレイン領域７を形成する際にゲー
ト電極６の側面に側壁絶縁膜１４を形成した後に、ゲー
ト電極６および側壁絶縁膜１４をマスクにしてヒ素また
はリンイオンを注入してもよい。このようにすれば、ド
レイン領域をゲート電極６から離すことができるので、
ドレイン領域での電界を緩和することができる。
【００２４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２５】前記実施例では、半導体領域３をポリシリ
コンで構成したが、単結晶シリコンで構成するようにし
てもよい。
コンで構成したが、単結晶シリコンで構成するようにし
てもよい。
【００２６】又、ＳＯＩを多段にし、それぞれにソ−ス
・ドレイン領域を形成し、最上のゲ−ト電極に加えられ
るゲ−ト電位によって各ソ−ス・ドレイン領域に流れる
電流を制御するようにしてもよい。
・ドレイン領域を形成し、最上のゲ−ト電極に加えられ
るゲ−ト電位によって各ソ−ス・ドレイン領域に流れる
電流を制御するようにしてもよい。
【００２７】
【発明の効果】本発明によれば、半導体基板上に形成し
た半導体領域上のゲート電位が、ある値以上になると、
半導体基板に形成したトランジスタにドレイン電流が流
れるので、レベルセンサとしての機能を持ち、さらにゲ
ート電位の入力に対するドレイン電流の応答はある程度
遅れを有するので、タイマーとしての機能をも持ち、半
導体装置を少ない占有面積で形成することができ、集積
度を向上させることが可能となる。
た半導体領域上のゲート電位が、ある値以上になると、
半導体基板に形成したトランジスタにドレイン電流が流
れるので、レベルセンサとしての機能を持ち、さらにゲ
ート電位の入力に対するドレイン電流の応答はある程度
遅れを有するので、タイマーとしての機能をも持ち、半
導体装置を少ない占有面積で形成することができ、集積
度を向上させることが可能となる。
【図１】実施例の半導体装置の概略構成図である。
【図２】ドレイン電流ＩＤ１とＳＯＩ基板電流Ｉｓｏｉ
のゲート電圧ＶＧ依存性を示す図である。
のゲート電圧ＶＧ依存性を示す図である。
【図３】ゲート電圧ＶＧを入力とした場合の、ＳＯＩ基
板電位Ｖｓｏｉ、および基板側に形成されたドレインに
流れる電流ＩＤ２の応答を示す特性図である。
板電位Ｖｓｏｉ、および基板側に形成されたドレインに
流れる電流ＩＤ２の応答を示す特性図である。
【図４】ゲート電圧ＶＧを入力とした場合の、ＳＯＩ基
板電位Ｖｓｏｉ、および基板側に形成されたドレインに
流れる電流ＩＤ２の応答を示す特性図である。
板電位Ｖｓｏｉ、および基板側に形成されたドレインに
流れる電流ＩＤ２の応答を示す特性図である。
【図５】ゲート電圧ＶＧを入力とした場合の、ＳＯＩ基
板電位Ｖｓｏｉ、および基板側に形成されたドレインに
流れる電流ＩＤ２の応答を示す特性図である。
板電位Ｖｓｏｉ、および基板側に形成されたドレインに
流れる電流ＩＤ２の応答を示す特性図である。
【図６】ゲート電圧ＶＧを入力とした場合の、ＳＯＩ基
板電位Ｖｓｏｉ、および基板側に形成されたドレインに
流れる電流ＩＤ２の応答を示す特性図である。
板電位Ｖｓｏｉ、および基板側に形成されたドレインに
流れる電流ＩＤ２の応答を示す特性図である。
【図７】半導体装置の形成プロセスの一例を説明するた
めの縦断面図である。
めの縦断面図である。
【図８】半導体装置の形成プロセスの一例を説明するた
めの縦断面図である。
めの縦断面図である。
【図９】半導体装置の形成プロセスの一例を説明するた
めの縦断面図である。
めの縦断面図である。
【図１０】半導体装置の形成プロセスの他例を説明する
ための縦断面図である。
ための縦断面図である。
１ 半導体基板
２ 絶縁膜（第１の絶縁膜）
３ 半導体領域
４ ソース・ドレイン領域（第１のソース・ドレイン領
域） ５ ゲート絶縁膜（第２の絶縁膜） ６ ゲート電極 ７ ソース・ドレイン領域（第２のソース・ドレイン領
域）
域） ５ ゲート絶縁膜（第２の絶縁膜） ６ ゲート電極 ７ ソース・ドレイン領域（第２のソース・ドレイン領
域）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
9056−4Ｍ ３１１ Ｊ
(72)発明者 土屋 修
東京都青梅市今井2326番地 株式会社日立
製作所デバイス開発センタ内
(72)発明者 杉浦 順
東京都青梅市今井2326番地 株式会社日立
製作所デバイス開発センタ内
Claims (2)
- 【請求項１】 半導体基板と、前記半導体基板の一主面
に設けられた第１のソース領域および第１のドレイン領
域と、少なくとも前記第１のソース領域および第１のド
レイン領域間の前記一主面上に設けられた第１の絶縁膜
と、前記第１の絶縁膜上に設けられた半導体領域と、前
記半導体領域の上面に設けられた第２のソース領域およ
び第２のドレイン領域と、少なくとも前記第２のソース
領域および第２のドレイン領域間の前記半導体領域の主
面上に設けられた第２の絶縁膜と、前記第２の絶縁膜上
に設けられたゲート電極とを備えたことを特徴とする半
導体装置。 - 【請求項２】 前記ゲート電極に加えるゲート電位によ
り、前記第１のソース領域および第１のドレイン領域間
に流れる電流を制御することを特徴とする請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18334591A JPH056997A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18334591A JPH056997A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056997A true JPH056997A (ja) | 1993-01-14 |
Family
ID=16134108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18334591A Pending JPH056997A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056997A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521947B1 (en) | 1999-01-28 | 2003-02-18 | International Business Machines Corporation | Method of integrating substrate contact on SOI wafers with STI process |
| JP2012104534A (ja) * | 2010-11-08 | 2012-05-31 | Canon Inc | 半導体デバイス及びその駆動方法 |
-
1991
- 1991-06-27 JP JP18334591A patent/JPH056997A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521947B1 (en) | 1999-01-28 | 2003-02-18 | International Business Machines Corporation | Method of integrating substrate contact on SOI wafers with STI process |
| JP2012104534A (ja) * | 2010-11-08 | 2012-05-31 | Canon Inc | 半導体デバイス及びその駆動方法 |
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