JPH0630355B2 - 半導体装置 - Google Patents

半導体装置

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JPH0630355B2
JPH0630355B2 JP58085519A JP8551983A JPH0630355B2 JP H0630355 B2 JPH0630355 B2 JP H0630355B2 JP 58085519 A JP58085519 A JP 58085519A JP 8551983 A JP8551983 A JP 8551983A JP H0630355 B2 JPH0630355 B2 JP H0630355B2
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  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置特にそのパツシベーシヨン用絶縁
層等の改良に関する。
背景技術とその問題点 例えば相補形ＭＯＳ集積回路においては、第１図に示す
ような断面構造を有する個所がある。即ち、同図は一の
チヤンネルのＭＯＳ素子と之に隣接する他のチヤンネル
のＭＯＳ素子間の所謂フイールド部分を示すもので、両
素子間のフイールド部分に対応する半導体基板の主面上
に、酸化シリコン(SiO2)層(1)、砒素シリケート・ガラ
ス層(2)及びプラズマＣＶＤ形窒化シリコン層(3)を順次
積層して成るフイールド絶縁層(4)が形成されている。
なお、(5)は例えばＮ形の半導体基板、(6)は一のチヤン
ネルのＭＯＳ素子の所謂ＮチヤンネルＭＯＳトランジス
タを構成するＰ形の島領域であり、(7)はそのソース又
はドレインとなる一方のＮ+形拡散領域である。(8)は他
のチヤンネルのＭＯＳ素子を形成する所謂Ｐチヤンネル
ＭＯＳトランジスタのソース又はドレインとなる一方の
Ｐ+形拡散領域である。また、(9)及び(10)は夫々の拡散
領域(7)及び(8)にオーミツク接続されたＡl 電極であ
る。従つてこの場合フイールド絶縁層(4)はＮ形の半導
体基板(5)とＰ形の島領域(6)に跨つて形成される。この
フイールド絶縁層(4)において、砒素シリケート・ガラ
ス層(2)は平坦化技術の低温化で使われるものであり、
プラズマＣＶＤ形窒化シリコン層(3)はＡl 電極のヒロ
ツク防止及び外部不純物防止のために用いられている。
ところが、このようなフイールド絶縁層(4)の構造にお
いては、低温（例えば400 ℃）のアニール処理を施す
と、絶縁層中に正電荷が発生し、フイールド絶縁層(4)
下のＰ形島領域(6)の表面がＮ形に反転し、リーク電流
が増大するという現象が生じた。この正電荷の発生は、
実験の結果砒素シリケート・ガラス層(2)と酸化シリコ
ン層(1)の界面に起り、またプラズマＣＶＤ形窒化シリ
コン層(3)中の水素が関与していることが判明した。即
ち、砒素シリケート・ガラス層(2)を流動化するために
アニールした時、Ａs が酸化シリコン層(1)中に拡散
し、砒素シリケート・ガラス層(2)と酸化シリコン層(1)
の界面でＡs の濃度分布をもつた所謂Ａs 遷移層が形成
される。この後、プラズマＣＶＤによる窒化シリコン層
(3)を被着し４００℃のアニールを行うと、窒化シリコ
ン層(3)中の水素Ｈが砒素シリケート・ガラス層(2)を拡
散してＡs 遷移層へ達する。そこで水素Ｈはガラス中で
酸素Ｏと結合しＯＨ基を形成する。これによつてガラス
中の網目間に入つていたＡs は酸素Ｏとの結合ができな
くなり、イオン化して存在するようになる。これが正電
荷の発生となる。
このメカニズムによれば、正電荷の発生はその他、例え
ばSiO2によるゲート絶縁膜上にＡs ドープの多結晶シリ
コン層を形成したような所謂シリコンゲート部分におい
ても起り得るものであり、このときには閾値電圧の変動
等が起る。
発明の目的 本発明は、正電荷の発生に基づく上述の問題点を解消し
た半導体装置を提供するものである。
発明の概要 本発明は、半導体基板の主面に電気的素子が複数形成さ
れ、この電気的素子を互いに分離する素子分離領域がＰ
型の半導体領域を含む半導体装置において、素子分離領
域の少なくともＰ型の半導体領域上に、酸化物層と、該
酸化物層上にある砒素拡散阻止層と、砒素拡散阻止層上
にある砒素を含有する絶縁層と、砒素を含有する絶縁層
上にある水素含有層とからなるフィールド絶縁層を有し
て成る。
また、本発明は、半導体領域上に、酸化物層と、酸化物
層上にある砒素拡散阻止層と、砒素拡散阻止層上にある
砒素含有層と、砒素含有層上にある水素含有層とからな
るゲート部を有し、上記砒素含有層をゲート電極とし、
上記酸化物層をゲート絶縁層として成る半導体装置であ
る。
この構成によれば、砒素含有層から酸化物層へのＡｓの
拡散が阻止され、正電荷の発生がなくなる。従つて酸化
物層下の半導体基板の表面準位が安定し、リーク電流の
増大あるいは閾値電圧の変動等が回避される。
実施例 以下、本発明の実施例について説明する。
第２図は本発明の一実施例であり、これは第１図と同様
に相補形ＭＯＳ集積回路における各ＭＯＳ素子間のフイ
ールド部分に適用した場合である。同図中、第１図と対
応する部分には同一符号を付して重複説明を省略する。
本例においては、第２図に示すように相補形ＭＯＳ素子
間のフイールド部分に対応する半導体基板の主面上にそ
のＮ形の半導体基板(5)及びＰ形の島領域(6)に跨る如
く、順次酸化シリコン層(1)、砒素拡散阻止層(11)、砒
素シリケート・ガラス層(2)及びプラズマＣＶＤ形窒化
シリコン層(3)を積層して成るフイールド絶縁層(12)を
形成する。砒素拡散阻止層(11)としてはＡs の拡散係数
の小さいプラズマＣＶＤ形窒化シリコン又はＣＶＤ窒化
シリコンなどを用いる。
このようなフイールド絶縁層(12)の構成によれば、砒素
シリケート・ガラス層(2)をアニールしたときに、その
Ａs は砒素拡散阻止層(11)によつてはばまれ酸化シリコ
ン層(1)側に拡散されない。このために、Ａs 遷移層が
作られないので、以後、プラズマＣＶＤによる窒化シリ
コン層(3)中の水素が来ても正電荷の発生が起らない。
従つて、Ｐ形島領域(6)の表面には反転層が形成され
ず、リーク電流の増大が阻止され、信頼性の高い相補形
ＭＯＳ集積回路が得られる。
本発明の他の実施例としては、ＭＯＳトランジスタのシ
リコンゲート部、特にSiO2によるゲート絶縁層上にＡs
含有の多結晶シリコン層を有するシリコンゲート部に適
用できる。即ち、この場合には、ゲート絶縁層とＡs 含
有の多結晶シリコン層間に上述の砒素拡散阻止層を介在
させる。この構成では、多結晶シリコン層のＡs がゲー
ト絶縁層であるSiO2層に拡散されず、従つて後に水素が
入つて来ても正電荷は発生しない。このため、チヤンネ
ル部の表面準位は安定し、閾値電圧の変動等が回避され
る。
尚、砒素拡散阻止層としては前記したプラズマＣＶＤ形
窒化シリコン又はＣＶＤ窒化シリコンなどを用いうる。
砒素含有層としては AsSG（砒素シリケート・ガラス）
又はＡs ドープ多結晶シリコンなどである。また、水素
の拡散としては、水素アニールや砒素含有層上へのＣＶ
Ｄ膜形成（Si3N4 ，アモルフアスＳi 等）時の水素の存
在である。
発明の効果 上述の本発明によれば、半導体基板の主面上の酸化物層
と水素が拡散され得る砒素含有層との間に砒素拡散阻止
層が設けられることによつて、アニールの際に砒素含有
層のＡs が酸化物層中に拡散されず、正電荷の発生が阻
止される。従つて、信頼性の高い半導体装置が得られ
る。
【図面の簡単な説明】 第１図は従来の相補形ＭＯＳ集積回路のフイールド部分
の断面図、第２図は本発明の一実施例を示す相補形ＭＯ
Ｓ集積回路のフイールド部分の断面図である。 (1)は酸化シリコン層、(2)は砒素シリケート・ガラス
層、(3)はプラズマＣＶＤ形窒化シリコン層、(5)はＮ形
半導体基体、(6)はＰ形島領域、(11)は砒素拡散阻止層
である。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の主面に電気的素子が複数形成
    され、該電気的素子を互いに分離する素子分離領域がＰ
    型の半導体領域を含む半導体装置において、前記素子分
    離領域の少なくともＰ型の半導体領域上に、酸化物層
    と、該酸化物層上にある砒素拡散阻止層と、該砒素拡散
    阻止層上にある砒素を含有する絶縁層と、該砒素を含有
    する絶縁層上にある水素含有層とからなるフィールド絶
    縁層を有することを特徴とする半導体装置。
  2. 【請求項２】半導体領域上に、酸化物層と、該酸化物層
    上にある砒素拡散阻止層と、該砒素拡散阻止層上にある
    砒素含有層と、該砒素含有層上にある水素含有層とから
    なるゲート部を有し、前記砒素含有層をゲート電極と
    し、前記酸化物層をゲート絶縁層とすることを特徴とす
    る半導体装置。
JP58085519A 1983-05-16 1983-05-16 半導体装置 Expired - Lifetime JPH0630355B2 (ja)

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JPS59211235A JPS59211235A (ja) 1984-11-30
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GB8401250D0 (en) * 1984-01-18 1984-02-22 British Telecomm Semiconductor fabrication
JPH0691075B2 (ja) * 1985-06-17 1994-11-14 新日本無線株式会社 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3660735A (en) * 1969-09-10 1972-05-02 Sprague Electric Co Complementary metal insulator silicon transistor pairs
US3700507A (en) * 1969-10-21 1972-10-24 Rca Corp Method of making complementary insulated gate field effect transistors
DE2102918A1 (de) * 1970-01-26 1971-08-05 Itt Ind Gmbh Deutsche Verfahren zum Herstellen der Feldiso lation fur Halbleiterbauelemente
US3834959A (en) * 1972-06-30 1974-09-10 Ibm Process for the formation of selfaligned silicon and aluminum gates
JPS4979782A (ja) * 1972-12-08 1974-08-01
JPS582866A (ja) * 1981-06-29 1983-01-08 Ricoh Co Ltd 記録体除電方法

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GB8500267D0 (en) 1985-02-13
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GB2149965B (en) 1986-12-31
DE3490241T1 (de) 1985-05-15
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