JPH0570158B2 - - Google Patents
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- Publication number
- JPH0570158B2 JPH0570158B2 JP59160468A JP16046884A JPH0570158B2 JP H0570158 B2 JPH0570158 B2 JP H0570158B2 JP 59160468 A JP59160468 A JP 59160468A JP 16046884 A JP16046884 A JP 16046884A JP H0570158 B2 JPH0570158 B2 JP H0570158B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- address
- area
- rectangular area
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像メモリを備えた表示装置に関
し、特に複数の画面を合成して１つの画面に表示
する装置に関する。
し、特に複数の画面を合成して１つの画面に表示
する装置に関する。
デイジタル画像処理技術の進歩によつて複数の
画面を合成して１つの画面に表示するいわゆるウ
インドウ技術が発展してきた。
画面を合成して１つの画面に表示するいわゆるウ
インドウ技術が発展してきた。
これらの技術として主画面を記憶する一つのメ
モリとこの主画面に合成する副画面を記憶する別
のメモリとを設け、この両メモリを比較回路、条
件判定回路とを用いて両メモリのアドレスを切換
えることによつて画面を合成して表示する技術が
ある（特開昭58−160983号）。
モリとこの主画面に合成する副画面を記憶する別
のメモリとを設け、この両メモリを比較回路、条
件判定回路とを用いて両メモリのアドレスを切換
えることによつて画面を合成して表示する技術が
ある（特開昭58−160983号）。
画像処理技術の発展により、また情報処理装置
での処理の状況によつては、何枚もの画面を合成
することが要請さている。しかし何枚もの画面を
合成しようとすると、どの副画面を優先して表示
するかが判断されなければ、３個以上のウインド
ウ表示を多重には表示できない。またこのような
ウインドウ表示をソフトウエアによつて制御する
場合には重なつた副画面を計算してメモリに書き
込み必要があり、処理速度が遅くなつてリアルタ
イム処理の要求に答えられない問題があり、また
高価な専用プロセツサ等が必要となる問題があ
る。
での処理の状況によつては、何枚もの画面を合成
することが要請さている。しかし何枚もの画面を
合成しようとすると、どの副画面を優先して表示
するかが判断されなければ、３個以上のウインド
ウ表示を多重には表示できない。またこのような
ウインドウ表示をソフトウエアによつて制御する
場合には重なつた副画面を計算してメモリに書き
込み必要があり、処理速度が遅くなつてリアルタ
イム処理の要求に答えられない問題があり、また
高価な専用プロセツサ等が必要となる問題があ
る。
本発明は、多重のウインドウ表示を簡単なハー
ドウエアで高速に行うことができる表示装置を提
供することを目的とする。
ドウエアで高速に行うことができる表示装置を提
供することを目的とする。
本発明は、少なくとも３個のメモリ・モジユー
ルと、一定周期で表示アドレスを更新する表示ア
ドレス発生回路と、前記メモリ・モジユールに格
納された２次元画像の任意の矩形領域を指定する
アドレス情報を格納するメモリ領域レジスタと、
前記矩形領域を表示する表示画面上の位置を指定
するアドレス情報を格納する表示領域レジスタ
と、前記表示領域レジスタの内容と前記表示アド
レスとを比較し該表示アドレスが該表示領域レジ
スタの内容で示される領域内に含まれるか否かを
示す表示要求信号を発生する表示領域検出回路
と、前記メモリ領域レジスタの内容で示される領
域内に含まれるメモリ・アドレスを前記表示要求
信号の活性時に更新して前記メモリ・モジユール
に出力するアドレス生成回路とを具備し、前記各
メモリ・モジユールに対応した少なくとも３個の
前記表示要求信号とあらかじめ定めた優先順位と
に従つて、前記メモリ・アドレスによつてアクセ
スされ前記各メモリ・モジユールから出力された
表示データのうちの一つを選択することを特徴と
する。さらに、前記優先順位を動的に変更する回
路を付加してもよいし、また前記表示データをあ
らかじめ用意した固定パターンあるいは他のメモ
リ・モジユールの表示データと演算して新たな表
示データとしてもよい。
ルと、一定周期で表示アドレスを更新する表示ア
ドレス発生回路と、前記メモリ・モジユールに格
納された２次元画像の任意の矩形領域を指定する
アドレス情報を格納するメモリ領域レジスタと、
前記矩形領域を表示する表示画面上の位置を指定
するアドレス情報を格納する表示領域レジスタ
と、前記表示領域レジスタの内容と前記表示アド
レスとを比較し該表示アドレスが該表示領域レジ
スタの内容で示される領域内に含まれるか否かを
示す表示要求信号を発生する表示領域検出回路
と、前記メモリ領域レジスタの内容で示される領
域内に含まれるメモリ・アドレスを前記表示要求
信号の活性時に更新して前記メモリ・モジユール
に出力するアドレス生成回路とを具備し、前記各
メモリ・モジユールに対応した少なくとも３個の
前記表示要求信号とあらかじめ定めた優先順位と
に従つて、前記メモリ・アドレスによつてアクセ
スされ前記各メモリ・モジユールから出力された
表示データのうちの一つを選択することを特徴と
する。さらに、前記優先順位を動的に変更する回
路を付加してもよいし、また前記表示データをあ
らかじめ用意した固定パターンあるいは他のメモ
リ・モジユールの表示データと演算して新たな表
示データとしてもよい。
次に本発明の一実施例を図面を用いて説明す
る。第１図は本発明の一実施例を示すブロツク
図、第２図は「画像の切り出し・貼りつけ処理」
を示す画面図である。実施例は画像メモリ・モジ
ユールを３組備えたものを例示し、各画像メモ
リ・モジユールに対応する３画面の「切り出し・
貼りつけ」処理を行う場合を例とする。
る。第１図は本発明の一実施例を示すブロツク
図、第２図は「画像の切り出し・貼りつけ処理」
を示す画面図である。実施例は画像メモリ・モジ
ユールを３組備えたものを例示し、各画像メモ
リ・モジユールに対応する３画面の「切り出し・
貼りつけ」処理を行う場合を例とする。
第１図において、１から３はメモリ・モジユー
ル、４から６は各メモリ・モジユールに入力する
メモリ・アドレス１０５〜１０７を発生するアド
レス発生回路、７は各メモリ・モジユールから出
力されたメモリ・データ１０２〜１０４のうち１
つのデータを選択して表示データ１００としてデ
イスプレイ（CRT）に出力するマルチプレクサ、
９及び１０は現在の表示アドレスがそれぞれメモ
リ・モジユール２及び３の表示領域に含まれてい
るか否かを検出する表示領域検出回路、８は表示
要求信号１０８及び１０９を入力しあらかじめ設
定した優先順位によつて、マルチプレクサ７に対
する表示データ選択信号１０１を出力するプライ
オリテイ制御回路、１１は表示クロツク生成回
路、１２及び１３はデータ領域先頭アドレス・レ
ジスタ、１４及び１５は表示領域先頭アドレス・
レジスタ、１６及び１７はデータ領域最終アドレ
ス・レジスタ、１８及び１９は表示領域最終アド
レス・レジスタ，１１０は表示クロツクである。
ル、４から６は各メモリ・モジユールに入力する
メモリ・アドレス１０５〜１０７を発生するアド
レス発生回路、７は各メモリ・モジユールから出
力されたメモリ・データ１０２〜１０４のうち１
つのデータを選択して表示データ１００としてデ
イスプレイ（CRT）に出力するマルチプレクサ、
９及び１０は現在の表示アドレスがそれぞれメモ
リ・モジユール２及び３の表示領域に含まれてい
るか否かを検出する表示領域検出回路、８は表示
要求信号１０８及び１０９を入力しあらかじめ設
定した優先順位によつて、マルチプレクサ７に対
する表示データ選択信号１０１を出力するプライ
オリテイ制御回路、１１は表示クロツク生成回
路、１２及び１３はデータ領域先頭アドレス・レ
ジスタ、１４及び１５は表示領域先頭アドレス・
レジスタ、１６及び１７はデータ領域最終アドレ
ス・レジスタ、１８及び１９は表示領域最終アド
レス・レジスタ，１１０は表示クロツクである。
なお、メモリ・モジユール１〜３としては公知
の２ポートメモリを使用し、外部からリード・ラ
イトできるのであるが、第１図では外部との接続
関係を省略した。
の２ポートメモリを使用し、外部からリード・ラ
イトできるのであるが、第１図では外部との接続
関係を省略した。
まず、初期設定について第１図、第２図を参照
して述べる。第１に、３組のメモリ・モジユール
１，２，３の画像データ中どの領域のデータを表
示するかを定める。すなわち、表示したい矩形領
域の左上点（第２図のＳ２，Ｓ３）を表わすメモ
リ・アドレスをデータ領域先頭アドレス・レジス
タ１２および１３に、右下点（第２図のＥ２，Ｅ
３）を表すメモリ・アドレスをデータ領域最終ア
ドレス・レジスタ１６，１７にそれぞれ格納す
る。ここで、メモリ・モジユール１の表示領域は
画面全領域としているために第２図のＳ１，Ｅ１
の設定は不要である。第２に、第１の設定で定め
た矩形領域を表示画面のどこに表示するかを定め
る。すなわち、表示画面中の表示領域の左上点
（第２図のＳ２′，Ｓ３′）を示す表示画面のアド
レス表示領域先頭アドレス・レジスタ１４及び１
５に、右下点（第２図のＥ２′，Ｅ３′）を示す表
示画面のアドレスを表示最終アドレス・レジスタ
１８及び１９にそれぞれ格納する。ここで、メモ
リ・モジユール１のデータは全画面に表示するこ
ととしているため第２図のＳ１′，Ｅ１′の設定は
不要である。
して述べる。第１に、３組のメモリ・モジユール
１，２，３の画像データ中どの領域のデータを表
示するかを定める。すなわち、表示したい矩形領
域の左上点（第２図のＳ２，Ｓ３）を表わすメモ
リ・アドレスをデータ領域先頭アドレス・レジス
タ１２および１３に、右下点（第２図のＥ２，Ｅ
３）を表すメモリ・アドレスをデータ領域最終ア
ドレス・レジスタ１６，１７にそれぞれ格納す
る。ここで、メモリ・モジユール１の表示領域は
画面全領域としているために第２図のＳ１，Ｅ１
の設定は不要である。第２に、第１の設定で定め
た矩形領域を表示画面のどこに表示するかを定め
る。すなわち、表示画面中の表示領域の左上点
（第２図のＳ２′，Ｓ３′）を示す表示画面のアド
レス表示領域先頭アドレス・レジスタ１４及び１
５に、右下点（第２図のＥ２′，Ｅ３′）を示す表
示画面のアドレスを表示最終アドレス・レジスタ
１８及び１９にそれぞれ格納する。ここで、メモ
リ・モジユール１のデータは全画面に表示するこ
ととしているため第２図のＳ１′，Ｅ１′の設定は
不要である。
上記のように、表示すべきデータ領域と表示す
る画面上の領域とを独立に定める。さらに、レジ
スタ１２〜１９は外部から動的にその内容を設定
することができる。例えば、ホスト・プロセツサ
から入力設定すればよい。
る画面上の領域とを独立に定める。さらに、レジ
スタ１２〜１９は外部から動的にその内容を設定
することができる。例えば、ホスト・プロセツサ
から入力設定すればよい。
次に、本実施例の動作について説明する。ま
ず、３つのメモリ・モジユール１〜３に入力され
るメモリ・アドレス１０５〜１０７は次のように
して生成される。アドレス発生回路６において
は、データ領域は全メモリに一致しているので、
メモリ・アドレスは表示クロツク１１０に同期し
て無条件にインクリメントされていく。一方、ア
ドレス発生回路４及び５に於いては、それぞれデ
ータ領域先頭アドレス・レジスタ１２或いは１
３、及びデータ領域最終アドレス・レジスタ１６
或いは１７の内容から、領域内のアドレスを生成
するが、このアドレスの更新はそれぞれ表示要求
信号１０８或いは１０９がアクテイブの時に表示
クロツク１１０に同期して行われる。なお、この
アドレスの更新はそのアドレスのデータが実際に
表示されるか否かとは無関係に行われる。こうし
て生成されたメモリ・アドレス１０５〜１０７に
よつて各メモリ・モジユール３，２，１アクセス
され、リードされた表示データを表示データ選択
回路に入力するのである。
ず、３つのメモリ・モジユール１〜３に入力され
るメモリ・アドレス１０５〜１０７は次のように
して生成される。アドレス発生回路６において
は、データ領域は全メモリに一致しているので、
メモリ・アドレスは表示クロツク１１０に同期し
て無条件にインクリメントされていく。一方、ア
ドレス発生回路４及び５に於いては、それぞれデ
ータ領域先頭アドレス・レジスタ１２或いは１
３、及びデータ領域最終アドレス・レジスタ１６
或いは１７の内容から、領域内のアドレスを生成
するが、このアドレスの更新はそれぞれ表示要求
信号１０８或いは１０９がアクテイブの時に表示
クロツク１１０に同期して行われる。なお、この
アドレスの更新はそのアドレスのデータが実際に
表示されるか否かとは無関係に行われる。こうし
て生成されたメモリ・アドレス１０５〜１０７に
よつて各メモリ・モジユール３，２，１アクセス
され、リードされた表示データを表示データ選択
回路に入力するのである。
一方、表示領域検出回路９及び１０ではそれぞ
れ、表示領域先頭アドレス１４あるいは１５、及
び表示領域最終アドレス１８あるいは１９の内容
と、現表示アドレス（このアドレスはメモリ・モ
ジユール１に入力されるメモリ・アドレス１０７
と同一である）とを比較し、表示アドレスが表示
領域内にあるか否かを検出し、領域内にあること
が検出されるとそれぞれ表示要求信号１０８或い
は１０９を出力する。この表示要求信号１０８あ
るいは１０９を受けてプライオリテイ制御回路８
で表示データ選択信号１０１を生成する。すなわ
ち、表示要求信号１０８がアクテイブならメモ
リ・データ１０４を選択する信号を、表示要求信
号１０８がインアクテイブでかつ表示要求信号１
０９がアクテイブの時はメモリ・データ１０３を
選択する信号を、一方表示要求信号１０８及び１
０９が共にインアクテイブの時はメモリ・データ
１０２を選択する信号を表示データ表示データ選
択信号１０１としてまた出力する。さらに、マル
チプレクサに於いてはこの表示データ選択信号１
０１によつてメモリ・データ１０２〜１０４のう
ち一つを選択して表示データ１００として出力す
る。
れ、表示領域先頭アドレス１４あるいは１５、及
び表示領域最終アドレス１８あるいは１９の内容
と、現表示アドレス（このアドレスはメモリ・モ
ジユール１に入力されるメモリ・アドレス１０７
と同一である）とを比較し、表示アドレスが表示
領域内にあるか否かを検出し、領域内にあること
が検出されるとそれぞれ表示要求信号１０８或い
は１０９を出力する。この表示要求信号１０８あ
るいは１０９を受けてプライオリテイ制御回路８
で表示データ選択信号１０１を生成する。すなわ
ち、表示要求信号１０８がアクテイブならメモ
リ・データ１０４を選択する信号を、表示要求信
号１０８がインアクテイブでかつ表示要求信号１
０９がアクテイブの時はメモリ・データ１０３を
選択する信号を、一方表示要求信号１０８及び１
０９が共にインアクテイブの時はメモリ・データ
１０２を選択する信号を表示データ表示データ選
択信号１０１としてまた出力する。さらに、マル
チプレクサに於いてはこの表示データ選択信号１
０１によつてメモリ・データ１０２〜１０４のう
ち一つを選択して表示データ１００として出力す
る。
以上の説明で明らかなように、第２図のような
「画像の切り出し・貼りつけ処理」が１つの表示
面上で実現される。
「画像の切り出し・貼りつけ処理」が１つの表示
面上で実現される。
以上説明したように、本発明は二つの画像デー
タだけでなく３つ以上の多重の画像データの「切
り出し・貼りつけ」を行うことができる。
タだけでなく３つ以上の多重の画像データの「切
り出し・貼りつけ」を行うことができる。
また、マルチ・プレクサに入力されるメモリ・
データ間に、反転させたデータや、複数のメモ
リ・データ間で論理演算あるいは算術演算等の演
算を施した結果のデータ等を新たに加えることに
よつてさらに高度な画像処理が実現できる。
データ間に、反転させたデータや、複数のメモ
リ・データ間で論理演算あるいは算術演算等の演
算を施した結果のデータ等を新たに加えることに
よつてさらに高度な画像処理が実現できる。
第１図は本発明の一実施例を示すブロツク図。
第２図は「画像の切り出し・貼り付け処理」を示
す画面対応図。 １〜３……メモリ・モジユール、４〜６……ア
ドレス発生回路、７……マルチプレクサ、８……
プライオリテイ制御回路、９〜１０……表示領域
検出回路、１１……表示クロツク発生回路、１２
〜１３……データ領域先頭アドレス・レジスタ、
１４〜１５……表示領域先頭アドレス・レジス
タ、１６〜１７……データ領域最終アドレス・レ
ジスタ、１８〜１９……表示領域最終アドレス・
レジスタ、１００……表示データ、１０１……表
示データ選択信号、１０２〜１０４……メモリ・
データ、１０５〜１０７……メモリ・アドレス、
１０８〜１０９……表示要求信号、１１０……表
示クロツク。
第２図は「画像の切り出し・貼り付け処理」を示
す画面対応図。 １〜３……メモリ・モジユール、４〜６……ア
ドレス発生回路、７……マルチプレクサ、８……
プライオリテイ制御回路、９〜１０……表示領域
検出回路、１１……表示クロツク発生回路、１２
〜１３……データ領域先頭アドレス・レジスタ、
１４〜１５……表示領域先頭アドレス・レジス
タ、１６〜１７……データ領域最終アドレス・レ
ジスタ、１８〜１９……表示領域最終アドレス・
レジスタ、１００……表示データ、１０１……表
示データ選択信号、１０２〜１０４……メモリ・
データ、１０５〜１０７……メモリ・アドレス、
１０８〜１０９……表示要求信号、１１０……表
示クロツク。
Claims (1)
- １ 表示画面用メイン・メモリ・モジユールと、
複数の矩形領域用メモリ・モジユールとを備える
表示装置であつて、前記メイン・メモリ・モジユ
ールに対しては表示アドレスを発生する表示アド
レス発生回路が設けられ、前記複数の矩形領域用
メモリ・モジユールに対しては当該矩形領域用メ
モリ・モジユールに格納された画像の任意の矩形
領域を指定するアドレス情報を格納するメモリ領
域レジスタと、表示要求信号の活性時に応答して
前記メモリ領域レジスタの内容に応じたアドレス
を更新しこれを前記矩形領域用メモリ・モジユー
ルに出力する矩形領域アドレス生成回路と、前記
矩形領域を表示する前記表示画面上の位置を指定
するアドレス情報を格納する表示領域レジスタ
と、前記表示領域レジスタの内容と前記表示アド
レスとを比較して前記表示アドレスが前記表示領
域レジスタの内容で示される領域内に含まれるか
否かを示す前記表示要求信号を発生する表示領域
検出回路がそれぞれ設けられ、前記複数の矩形領
域用メモリ・モジユールに応じて設けられた複数
の表示領域検出回路から発生する複数の前記表示
要求信号及びあらかじめ定められた優先順位に応
じて表示データ選択信号を発生する優先順位制御
回路と、前記表示データ選択信号に応じて前記メ
イン・メモリ・モジユールの出力と前記複数の矩
形領域メモリ・モジユールの複数の出力のうちい
ずれかを選択又は選択・演算加工して出力する選
択回路を有することを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16046884A JPS6139092A (ja) | 1984-07-31 | 1984-07-31 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16046884A JPS6139092A (ja) | 1984-07-31 | 1984-07-31 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6139092A JPS6139092A (ja) | 1986-02-25 |
| JPH0570158B2 true JPH0570158B2 (ja) | 1993-10-04 |
Family
ID=15715597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16046884A Granted JPS6139092A (ja) | 1984-07-31 | 1984-07-31 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139092A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508673B2 (ja) * | 1986-12-17 | 1996-06-19 | ソニー株式会社 | 表示装置 |
| US5230041A (en) * | 1990-12-11 | 1993-07-20 | International Business Machines Corporation | Bus interface circuit for a multimedia system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159578A (ja) * | 1982-03-18 | 1983-09-21 | 三菱電機株式会社 | 表示装置 |
| JPS58160983A (ja) * | 1982-03-18 | 1983-09-24 | 横河電機株式会社 | Ｃｒｔ表示装置 |
-
1984
- 1984-07-31 JP JP16046884A patent/JPS6139092A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6139092A (ja) | 1986-02-25 |
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