JPH06318247A - ディスプレイ制御装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 上下の表示領域に２等分されたディスプレイ
装置において、フレームメモリの構成を簡素化し、かつ
記憶容量を有効に使用する。 【構成】 ディスプレイ１０について上下両領域の境界
となるアドレスを記憶する境界アドレス記憶手段１２、
上側領域の表示データ及び下側領域の表示データが連続
したアドレス領域へ交互に書き込まれるフレームメモリ
１４、入力された表示データのアドレス及び領域２等分
の境界アドレスを比較して該データが属する分割領域を
判別する表示領域判別手段１６、入力された表示データ
の書き込み先となるフレームメモリ１４上のアドレスを
該データのアドレス及び領域判別の結果から生成するア
ドレス変換手段１８、並びに表示データが書き込まれた
フレームメモリ１４上の書込み領域を順次読み出してデ
ィスプレイ１０の上下両領域に対し交互に出力する表示
データ出力手段２０を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示デバイスが上下の
表示領域に２等分されたディスプレイを制御できる装置
に関するものである。

【０００２】処理装置の液晶ディスプレイはその製造コ
ストなどを考慮して表示デバイスの液晶が表示画面の上
半分と下半分に分割され、両液晶の表示が処理装置本体
の指示に従いこの種の装置で制御される。

【０００３】

【従来の技術】図８には従来例の構成が示されており、
同図のディスプレイ１０には表示デバイスとして液晶が
使用されている。

【０００４】そしてディスプレイ１０の液晶は表示画面
（６４０×４８０画素の大きさ）の上半分と下半分（と
もに６４０×２４０画素）に分割されており、両領域の
液晶で表示されるデータはフレームメモリ１４のメモリ
ブロック１４−１，１４−２（１Ｍビットのデュアルポ
ートメモリで各々構成されている）に書込まれる。

【０００５】これらフレームメモリ１４を処理装置本体
８０がライトアクセスしてディスプレイ１０に表示を行
なわせる際には、処理装置本体８０から表示データと書
込みアドレスが出力され、その書込みアドレスと対応し
たフレームメモリ１４上の位置へ表示データが、図９の
ように、フレームメモリ制御回路８２の制御で格納され
る。

【０００６】

【発明が解決しようとする課題】従来においては、表示
デバイスの２分割を意識してフレームメモリも２つのメ
モリブロックに分けられていたので、このフレームメモ
リを構成するためには常に複数（偶数）のメモリチップ
が必要となり、その構成が複雑化する。

【０００７】また、フレームメモリの両メモリブロック
で未使用の記憶領域が各々生ずる（上記の例において
は、図９のメモリマップから理解されるように、フレー
ムメモリの半分を越える記憶領域が未使用となる）の
で、その記憶容量の冗長性が高いものとなる。

【０００８】本発明は上記従来の事情に鑑みてなされた
ものであり、その目的は、フレームメモリの構成をより
簡素化し、同メモリの容量を有効に使用することが可能
となる装置を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、第１発明にかかる装置は図１のように構成されてお
り、同図の装置は、表示領域が上下に２等分されたディ
スプレイ１０について上下両領域の境界となるアドレス
を記憶する境界アドレス記憶手段１２と、上側領域の表
示データと下側領域の表示データとが連続したアドレス
領域へ交互に書き込まれるフレームメモリ１４と、入力
された表示データのアドレスと領域２等分の境界アドレ
スとを比較して該データが属する分割領域を判別する表
示領域判別手段１６と、入力された表示データの書き込
み先となるフレームメモリ１４上のアドレスを該データ
のアドレスと領域判別の結果とから生成するアドレス変
換手段１８と、表示データが書き込まれたフレームメモ
リ１４上の書込み領域を順次読み出してディスプレイ１
０の上下両領域に対し交互に出力する表示データ出力手
段２０と、を有している。

【００１０】

【作用】本発明では、ディスプレイ画面を上下に２等分
した両領域の表示データがフレームメモリ１４上の連続
した同一のアドレス領域（一箇所）にまとめて格納され
る。

【００１１】

【実施例】以下、図面に基づいて本発明にかかるディス
プレイ制御装置の好適な実施例を説明する。

【００１２】図２には実施例の全体構成が示されてお
り、フレームメモリ制御回路８２にはレジスタ１２，ア
ドレス変換回路２２が設けられ、ディスプレイ１０の液
晶表示画面（６４０×４８０画素の大きさ）を上下に２
等分した上下両領域の境界アドレスとして下側領域の先
頭アドレスが処理装置本体８０からレジスタ１２へ予め
書込まれる。

【００１３】また、フレームメモリ１４には１Ｍビット
のデュアルポートメモリ（１チップ）が用いられてお
り、その内容は読出回路２０からディスプレイ１０へ出
力される。

【００１４】図３ではアドレス変換回路２２の構成が説
明されており、同図において、アドレス変換回路２２は
減算器１６と書込みアドレス発生器１８とにより構成さ
れている。

【００１５】このアドレス変換回路２２の減算器１６で
は、処理装置本体８０がフレームメモリ１４のライトア
クセス時に出力したアドレスがレジスタ１２に書込まれ
ていたアドレスから減算されて両アドレスの差分が得ら
れ、両アドレスの差分が０以下（≦０）のときにボロー
信号がアクティブとなる（処理装置本体８０の出力した
データが表示される上側または下側の液晶を示し、ボロ
ー信号がアクティブのときには処理装置本体８０の出力
データが上側の液晶で表示される）。

【００１６】そしてアドレス変換回路２２の書込みアド
レス発生器１８では、ボロー信号がアクティブとならな
かったときに、処理装置本体８０より入力された表示デ
ータのアドレスを１ビットシフトして最下位ビットを０
としたフレームメモリ１４上のアドレスが生成される。

【００１７】またボロー信号がアクティブとなったとき
においては、処理装置本体８０より入力された表示デー
タのアドレスと領域２等分の境界アドレスとの差分を１
ビットシフトして最下位ビットを１としたフレームメモ
リ１４上のアドレスが生成される。

【００１８】すなわち、処理装置本体８０から出力され
た表示データの書込みアドレスは図４のように変換さ
れ、その結果、ディスプレイ画面上側と下側の表示デー
タは図５のようにフレームメモリ１４の先頭から連続し
たアドレス領域へ表示画素の配列順で交互に書込まれ
る。

【００１９】図６には読出回路２０の構成が示されてお
り、同図において、読出回路２０は１／２分周器３０，
ラッチ３２，インバータ３４で構成されている。

【００２０】図７においては読出回路２０の作用が説明
されており、フレームメモリ１４に格納されていた表示
データは同図（Ａ）のクロックＳＣに同期してアドレス
先頭から同図（Ｂ）のように逐次読み出され、ラッチ３
２及び選択回路３６へ出力される。

【００２１】さらにクロックＳＣは１／２分周器３０へ
入力されており、同図（Ｃ）に示される１／２分周器３
０の出力はラッチ３２，インバータ３４へ入力され、同
図（Ｃ），（Ｅ）の出力がこれらのラッチ３２，インバ
ータ３４で各々得られる。

【００２２】そしてラッチ３２からはディスプレイ１０
における上側領域の液晶で表示されるデータのみが同図
（Ｄ）のように出力され、このデータとフレームメモリ
１４から読み出されたデータとは同図（Ｅ）で示された
インバータ３４の出力に同期して選択回路３６から上側
領域表示用と下側領域表示用の液晶へ交互に出力され、
両液晶で各々表示される。

【００２３】以上のように、上側領域表示用と下側領域
表示用の液晶で表示されるデータがフレームメモリ１４
上で連続した同一のアドレス領域へ交互に書込まれてこ
れに全て詰め込まれる。

【００２４】したがって本実施例によれば、フレームメ
モリ１４のメモリブロックを単一化してその構成を簡素
化でき、さらに、同メモリ１４の未使用領域を削減して
その記憶容量をより有効に使用でき、このため、装置の
回路規模をより縮小してその製造コストを引き下げるこ
とが可能となる。

【００２５】

【発明の効果】以上説明したように本発明によれば、デ
ィスプレイ画面を上下に２等分した両領域の表示データ
がフレームメモリ上の連続した同一のアドレス領域（一
箇所）にまとめて格納されるので、フレームメモリの構
成を簡素化しながらその記憶容量をより有効に使用する
ことが可能となり、このため、装置の回路規模を縮小し
てその製造コストを引き下げることができる。

【図面の簡単な説明】

【図１】発明の原理説明図である。

【図２】実施例の全体構成説明図である。

【図３】実施例におけるアドレス変換回路の構成説明図
である。

【図４】実施例におけるアドレス変換回路の作用説明図
である。

【図５】実施例におけるフレームメモリの記憶内容説明
図である。

【図６】実施例における読出回路の構成説明図である。

【図７】実施例における読出回路の作用説明図である。

【図８】従来例の構成説明図である。

【図９】従来例の作用説明図である。

【符号の説明】

１０ ディスプレイ １２ レジスタ １４ フレームメモリ １６ 減算器 １８ 書込みアドレス発生器 ２０ 読出回路 ２２ アドレス変換回路 ３０ １／２分周器 ３２ ラッチ ３４ インバータ ８０ 処理装置本体 ８２ フレームメモリ制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 表示領域が上下に２等分されたディスプ
   レイ（１０）について上下両領域の境界となるアドレス
   を記憶する境界アドレス記憶手段（１２）と、 上側領域の表示データと下側領域の表示データとが連続
   したアドレス領域へ交互に書き込まれるフレームメモリ
   （１４）と、 入力された表示データのアドレスと領域２等分の境界ア
   ドレスとを比較して該データが属する分割領域を判別す
   る表示領域判別手段（１６）と、 入力された表示データの書き込み先となるフレームメモ
   リ（１４）上のアドレスを該データのアドレスと領域判
   別の結果とから生成するアドレス変換手段（１８）と、 表示データが書き込まれたフレームメモリ（１４）上の
   書込み領域を順次読み出してディスプレイ（１０）の上
   下両領域に対し交互に出力する表示データ出力手段（２
   ０）と、 を有する、 ことを特徴としたディスプレイ制御装置。
2. 【請求項２】 表示領域が上下に２等分されたディスプ
   レイ（１０）について上下両領域の境界となるアドレス
   として下側領域の先頭アドレスを記憶するレジスタ（１
   ２）と、 上側領域の表示データと下側領域の表示データとが連続
   したアドレス領域へ交互に書き込まれるフレームメモリ
   （１４）と、 入力された表示データのアドレスと領域２等分の境界ア
   ドレスとを比較して両アドレスの差分と該データを表示
   すべき分割領域が示されるボロー信号とを出力する減算
   器（１６）と、 ボロー信号が出力されなかったときには入力された表示
   データのアドレスを１ビットシフトして最下位ビットを
   ０または１とし、ボロー信号が出力されたときには入力
   された表示データのアドレスと領域２等分の境界アドレ
   スとの差分を１ビットシフトして最下位ビットを１また
   は０とすることにより、入力された表示データの書込み
   先となるフレームメモリ（１４）上のアドレスを発生す
   る書込みアドレス発生器（１８）と、 表示データが書き込まれたフレームメモリ（１４）上の
   書込み領域を順次読み出してディスプレイ（１０）の上
   下両領域に対し交互に出力する読出回路（２０）と、 を有する、 ことを特徴としたディスプレイ制御装置。