JPH0571129B2 - - Google Patents

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JPH0571129B2
JPH0571129B2 JP60000162A JP16285A JPH0571129B2 JP H0571129 B2 JPH0571129 B2 JP H0571129B2 JP 60000162 A JP60000162 A JP 60000162A JP 16285 A JP16285 A JP 16285A JP H0571129 B2 JPH0571129 B2 JP H0571129B2
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JP
Japan
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mask material
etching
groove
silicon
layer mask
Prior art date
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JP60000162A
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JPS61159737A (ja
Inventor
Masakatsu Kimizuka
Toshitaka Shibata
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NTT Inc
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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Publication of JPH0571129B2 publication Critical patent/JPH0571129B2/ja
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/69Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials

Landscapes

  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係り、特に能
動素子間の分離領域の形成に好適な半導体装置の
製造方法に関する。
〔従来の技術〕
従来、半導体装置における能動素子間分離法と
しては、LOCOS(選択酸化法)が広く採用されて
きた。
しかし、この方法では、熱酸化により素子間分
離領域が膨脹して実効的に拡大し、半導体装置の
高集積化の妨げとなつていた。また、素子間分離
領域のシリコン酸化膜と素子領域のシリコン基板
との間には、シリコン酸化膜厚の約半分の表面段
差があり、配線歩留りを低下させていた。
このような問題点を解決する一方法として、シ
リコン基板の表面層に溝を形成し、熱酸化により
溝の内壁にシリコン酸化膜を形成することにより
溝を充填する方法(特開昭51−31186号)や、多
結晶シリコン膜を溝の内壁に形成し、これを熱酸
化することにより溝を充填する方法(特開昭58−
33851号)などが考案され、近年このようなシリ
コン基板に深い溝を形成し、シリコン酸化物でこ
れを充填する素子間分離法(溝分離法と呼称す
る)が注目されてきている。
〔発明が解決しようとする問題点〕
このような溝分離法を実現するには、例えばシ
リコンからなる基板表面に深く且つ、垂直な溝を
形成する必要がある。深い垂直な溝を形成するに
は、反応性ガスのプラズマ放電による反応性イオ
ンエツチング法が適している。しかし、この反応
性イオンエツチング法を用いても、反応ガスの選
択とエツチング条件を適切にしないと溝の側壁に
アンダカツトが生じたり、溝の側壁がテーパ状に
なつたりしてしまう。
溝の側壁にアンダカツトがあると、溝内部に充
填すべき例えば多結晶シリコン膜を一様に形成す
ることができず、製造歩留りを低下させるととも
に、素子分離特性を不安定にする原因となる。
また、溝の側壁がテーパ状になると、溝の断面
形状がV字状になつてしまい、深い微細溝が形成
できなくなり、高集積化は不可能となる。
また、深いシリコン溝を形成するために、単層
マスクを用いて長時間エツチングする場合には、
マスク材の膜減りが進行するにつれて、マスク材
の横方向の後退が生じ、これに起因して溝の側壁
に、溝の中程から上に向つてテーパ状の傾斜がつ
いてしまい、溝形状の寸法精度が得られなくな
る。
本発明はこのような従来の問題点を解決するた
めになされたものである。
〔問題点を解決するための手段〕
上記問題点を解決するため、本発明は、基板上
に上層マスク材と、上記基板の下記エツチング中
にマスク開口端で上に向かつて広がる傾斜が得ら
れる酸化シリコン材料でできた下層マスク材とか
らなるマスクパターンを形成する工程と、上記基
板を反応性イオンエツチング法により上記上層マ
スク材をマスクとして該上層マスク材がなくなる
までエツチングし、上記基板に断面形状がほぼ矩
形の溝を形成する工程と、上記基板を反応性イオ
ンエツチング法により上記下層マスク材をマスク
として該下層マスク材の膜厚が初期膜厚のほぼ1/
2より小さくなるまでエツチングし、上記溝の開
口端近傍の側壁に上に向かつて広がる傾斜をつけ
る工程とを具備することを特徴とする。
〔作用〕
上記のように基板をエツチングすることによ
り、開口端近傍の側壁に上に向かつて広がる傾斜
を有し、その下部の側壁の断面形状がほぼ矩形の
溝を形成することができる。このような溝には、
該溝に充填すべき物質を該溝の内部全体にわたつ
て均質に充填することができる。
〔実施例〕
第1図A〜Eはそれぞれ本発明の実施例を示す
工程断面図である。
第1図Aはシリコン基板1上に上層マスク材
2、および下層マスク材3からなるマスクパター
ンが形成されている断面構造を示すものである。
すなわち、まずシリコン基板1を熱酸化して厚
さ4000〜5000ÅのSiO2膜を形成して下層マスク
材3とし、次にこの上にスパツタリング法により
厚さ5000Åのモリブデン、タンタル等の金属膜を
形成して上層マスク材2とする。
このようにして形成した上層マスク材2及び下
層マスク材3から成るマスク材を上層マスク材2
の上に形成したレジストパターンをマスクにし
て、通常のホトエツチング法により選択エツチン
グを行ない、レジストパターンをマスク材に転写
する。
このようにしてパターン化したマスク材を用い
て、シリコン基板1をエツチングした場合のマス
ク材及びシリコン基板1のエツチングプロフアイ
ルについて説明する。
まず、反応性イオンエツチング法により、第1
図Aに示すようなマスクパターンを有する試料を
エツチングすると、シリコン基板1は上層マスク
材2をエツチングマスクにして選択エツチされ
る。上層マスク材2によるシリコン基板1のエツ
チング過程を第1のエツチング過程と呼称する。
第1のエツチング過程において、シリコン基板
1のエツチレートが上層マスク材2のエツチレー
トより数倍大きければ、上層マスク材2の膜厚の
ほぼ数倍の深さのシリコン溝を形成することがで
きる。しかも、上層マスク材2に対するシリコン
の選択比が大きければ、マスク材の横方向の後退
が少ないのでシリコン溝の断面形状にほぼ矩形に
形成される。例えば、本実施例のように、上層マ
スク材2としてモリブデン膜を用いた場合、反応
ガスにCBrF3とO2との混合ガスを用い、圧力
20mTorr、RF電力密度0.18W/cm2のエツチング
条件において、モリブデンのエツチレートは700
Å/minであつた。この条件で膜厚4000Åのモリ
ブデン膜が消失するまでエツチングしたところ、
第1図Bに示すように、深さ約2μmのほぼ垂直側
壁を有する断面形状がほぼ矩形のシリコン溝4を
形成することができた。
つぎに、さらに、エツチングを継続して、下層
マスク材3によるシリコン基板1のエツチングを
行なう。このエツチング過程を第2のエツチング
過程と呼称する。
第2のエツチング過程において、例えば、本実
施例において、下層マスク材3にシリコンに対す
るエツチレート比が1/2ないし1/3のSiO2膜を使
用すると、第1図Cに示すように下層マスク材3
の開口端(肩部)30ではイオンのスパツタ収率
が高いために、角がとれて傾斜31がつく。この
傾斜31はエツチングの進行とともに強調され、
かつ、下層マスク材3の膜減りに伴つて下方へ移
動していく。
さらに、つづけてエツチングを行ない、ある一
定時間経過すると、第1図Dに示すように、傾斜
31の下端がシリコン基板1の表面に達する。す
ると、この時点を境にして下層マスク材3が横方
向に後退しはじめる。
下層マスク材3が横方向に後退すると、シリコ
ン溝4の開口端におけるシリコンは、反応性イオ
ン種にさらされるため急速にエツチングされ、第
1図Eに示すように、シリコン溝4の開口端近傍
に傾斜41がつく。
この傾斜41の角度は膜減りした下層マスク材
3の開口端における傾斜31の角度と下層マスク
材3に対するシリコンのエツチレート比に依存
し、これらはエツチング条件によつて変る。例え
ば、本実施例のように、下層マスク材3にSiO2
膜を用いた場合、上記のエツチング条件において
は、SiO2膜に対するシリコンのエツチレート比
は約3であつた。また、このときのシリコン基板
1表面とシリコン溝4の開口端近傍の傾斜41と
のなす角度θは約75°であつた(第1図F)。
したがつて、シリコン溝4の開口端近傍に傾斜
41を形成するには、下層マスク材3の開口端3
0に傾斜31がつくことが必要である。しかし、
下層マスク材3の膜厚があまり薄いとマスク開口
端30に傾斜31がつく前に下層マスク材3は消
失してしまうために、シリコン溝4の開口端近傍
に明瞭な傾斜41を形成するに至らない。
なお、下層マスク材3の傾斜31の下端が、シ
リコン基板1面に達し、シリコン溝4の側壁に傾
斜41がつき始める時間は、下層マスク材3の膜
厚が初期膜厚の1/2に膜減りする時間とほぼ一致
することをSiO2膜を用いた実験により確認した。
したがつて、シリコン基板1表面と傾斜41の下
端との距離l、すなわち、シリコン溝4の開口端
近傍の広がり具合は下層マスク材3の膜厚を変え
ることにより制御することができる。
上記の工程を経たシリコン基板1の表面には膜
減りした下層マスク材3が残つており、これをフ
ツ化アルミニウムにフツ酸を混合した液を用いた
ウエツトエツチングにより除去すると、第1図F
に示すような開口端近傍の側壁に上に向つて広が
る傾斜41を有し、その下部の側壁の断面形状が
ほぼ矩形のシリコン溝4を形成することができ
る。
以上述べたように、本実施例では、上層マスク
材2と下層マスク材3で構成されるマスクを用
い、上層マスク材2による第1のエツチング過程
で主要なシリコン溝4の深さと形状を制御し、さ
らに、エツチングを継続して、下層マスク材3に
よる第2のエツチング過程でシリコン溝4の開口
端近傍の側壁に傾斜41を形成するものである。
また、反応ガスにCBrF3を使用する場合、イオ
ン照射による影響が強い、すなわち単位面積当り
に照射されるイオンの数の多いシリコン基板1平
面では、イオンアシステツドエツチングによりシ
リコンがエツチングされるが、イオン照射による
影響が弱いシリコン溝4の側壁では、プラズマ重
合反応を起し易いのでプラズマ重合膜が生成さ
れ、これがシリコン溝4のアンダカツトを防止す
る。したがつて、第1のエツチング過程及び第2
のエツチング過程の前半においては、シリコン溝
4側壁におけるこのアンダカツトを防止する膜の
効果により、望ましい、ほぼ垂直形状のシリコン
溝4を形成することができる。しかし、第2のエ
ツチング過程の後半、すなわち、シリコン溝4の
側壁に傾斜41を形成する工程においては、傾斜
41面におけるエツチングとプラズマ重合物の生
成との共合により、シリコン表面が荒れてしまう
ことがしばしば起きる。このような傾斜41にお
ける荒れを防止するためにCBrF3いO2を添加し、
プラズマ重合反応を制御することによりシリコン
表面を平滑に保つことができる。
〔発明の効果〕
以上説明したように、深いシリコン溝の加工形
状が、開口端近傍の側壁に上に向かつて広がる傾
斜を有し、その下部の溝の断面形状をほぼ矩形に
形成することができるので、溝に充填する物質、
例えば多結晶シリコンあるいはCVDシリコン酸
化膜などを溝内部まで容易に且つ均質に充填する
ことができる。したがつて、安定した素子分離特
性が得られ、半導体装置の歩留りと信頼性の向上
を図ることができる。また、この方法を溝キヤパ
シタ形成工程に適用すれば、溝側壁の開口端近傍
がテーパ状に形成されるので、電界の集中が大き
い開口端での耐圧劣化を抑制し、絶縁耐圧の向上
に寄与する。
【図面の簡単な説明】
第1図A〜Fは、それぞれ本発明の実施例を示
す工程断面図である。 1……シリコン基板、2……上層マスク材、3
……下層マスク材、4……溝、31……下層マス
ク材の開口端に形成される傾斜、41……シリコ
ン溝開口端近傍に形成される傾斜。

Claims (1)

  1. 【特許請求の範囲】 1 基板上に上層マスク材と、上記基板の下記エ
    ツチング中にマスク開口端で上に向かつて広がる
    傾斜が得られる酸化シリコン材料でできた下層マ
    スク材とからなるマスクパターンを形成する工程
    と、上記基板を反応性イオンエツチング法により
    上記上層マスク材をマスクとして該上層マスク材
    がなくなるまでエツチングし、上記基板に断面形
    状がほぼ矩形の溝を形成する工程と、上記基板を
    反応性イオンエツチング法により上記下層マスク
    材をマスクとして該下層マスク材の膜厚が初期膜
    厚のほぼ1/2より小さくなるまでエツチングし、
    上記溝の開口端近傍の側壁に上に向かつて広がる
    傾斜をつける工程とを具備することを特徴とする
    半導体装置の製造方法。 2 上記上層マスク材が金属からなることを特徴
    とする特許請求の範囲第1項記載の半導体装置の
    製造方法。 3 上記反応性イオンエツチング法に用いるエツ
    チングガスがCBrF3もしくはCBrF3とO2との混
    合ガスであることを特徴とする特許請求の範囲第
    1項記載の半導体装置の製造方法。
JP60000162A 1985-01-07 1985-01-07 半導体装置の製造方法 Granted JPS61159737A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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