JPS63289936A - 溝パタン形成法 - Google Patents
溝パタン形成法Info
- Publication number
- JPS63289936A JPS63289936A JP12543387A JP12543387A JPS63289936A JP S63289936 A JPS63289936 A JP S63289936A JP 12543387 A JP12543387 A JP 12543387A JP 12543387 A JP12543387 A JP 12543387A JP S63289936 A JPS63289936 A JP S63289936A
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- Japan
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- groove
- layer
- groove pattern
- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半部体材料の微細な溝パターン形成法に係り
、特に、能動素子間の微細な分離領域の形成に適用する
のに好適な溝パタンの形成法に関するものである。
、特に、能動素子間の微細な分離領域の形成に適用する
のに好適な溝パタンの形成法に関するものである。
従来、半導体装置における能動素子分離法としては、Ｌ
ＯＣＯ３Ｃロコス：選択酸化）法が広く採用されてきた
。しかし、この方法では、素子間分離領域が実効的に拡
大し、半導体装置の高集積化の妨げとなっていた。また
、形成時に約２倍に膨張する素子間分離領域のシリコン
酸化膜と、素子領域のシリコン基板との間には、シリコ
ン酸化膜厚の約半分の段差があり、この段差に起因して
配線の断線が生じやすく、配線歩留りを低下させていた
。
ＯＣＯ３Ｃロコス：選択酸化）法が広く採用されてきた
。しかし、この方法では、素子間分離領域が実効的に拡
大し、半導体装置の高集積化の妨げとなっていた。また
、形成時に約２倍に膨張する素子間分離領域のシリコン
酸化膜と、素子領域のシリコン基板との間には、シリコ
ン酸化膜厚の約半分の段差があり、この段差に起因して
配線の断線が生じやすく、配線歩留りを低下させていた
。
このような欠点を解決する一方法として、シリコン基板
の表面に溝を形成し、この溝の内壁に熱酸化によりシリ
コン酸化膜を形成することにより溝を充填する方法（特
開昭５１−３１１８６号公報参照）や、多結晶シリコン
膜を溝の内壁に形成し、これを熱酸化することにより溝
を充填する方法（特開昭５Ｅ！−３：１５１号公報参照
）などが考案され、近年このようにシリコン基板に深い
溝を形成し、シリコン酸化物でこの溝を充填して素子間
分離する方法（溝分離法と呼ぶ）が注目されてきている
。このような溝分離法を用いる場合は、半導体基板に深
く、かつ、垂直な微細溝を形成する加工技術が必要であ
り、従来は反応性イオンエツチング法（’ＲＩＥ）を始
めとするドライエツチング法が用いられてきた。
の表面に溝を形成し、この溝の内壁に熱酸化によりシリ
コン酸化膜を形成することにより溝を充填する方法（特
開昭５１−３１１８６号公報参照）や、多結晶シリコン
膜を溝の内壁に形成し、これを熱酸化することにより溝
を充填する方法（特開昭５Ｅ！−３：１５１号公報参照
）などが考案され、近年このようにシリコン基板に深い
溝を形成し、シリコン酸化物でこの溝を充填して素子間
分離する方法（溝分離法と呼ぶ）が注目されてきている
。このような溝分離法を用いる場合は、半導体基板に深
く、かつ、垂直な微細溝を形成する加工技術が必要であ
り、従来は反応性イオンエツチング法（’ＲＩＥ）を始
めとするドライエツチング法が用いられてきた。
しかし、溝を形成すべき半導体基板には、エピタキシャ
ル成長層や、高濃度の不純物の埋め込み層など複雑な層
構成が含まれる場合も多い。
ル成長層や、高濃度の不純物の埋め込み層など複雑な層
構成が含まれる場合も多い。
第２図（ａ）は、溝パタンを形成すべき半導体基板の一
例を示す概略断面図である。図において、１はシリコン
基板、２はシリコン基板１内に含まれるｎ型高濃度不純
物層（以下ｎ＋層と呼ぶ）、３はシリコン基板１に溝パ
タンを形成するために所定のマスクパタンを有するシリ
コン酸化膜である。
例を示す概略断面図である。図において、１はシリコン
基板、２はシリコン基板１内に含まれるｎ型高濃度不純
物層（以下ｎ＋層と呼ぶ）、３はシリコン基板１に溝パ
タンを形成するために所定のマスクパタンを有するシリ
コン酸化膜である。
このように、シリコン基板１にｎ＋層２が含まれる場合
には、同図（ｂ）に示すように、シリコン酸化膜３をマ
スクとしてドライエツチングによりシリコン溝４を形成
すると、ｎ＋層２に特異なアンダーカット５が発生し易
いことが知られており、デバイス構成上の問題となって
いた。特に、この現象はエツチングガスとして塩素系の
ガスを用いた場合に顕著である。
には、同図（ｂ）に示すように、シリコン酸化膜３をマ
スクとしてドライエツチングによりシリコン溝４を形成
すると、ｎ＋層２に特異なアンダーカット５が発生し易
いことが知られており、デバイス構成上の問題となって
いた。特に、この現象はエツチングガスとして塩素系の
ガスを用いた場合に顕著である。
従来、この問題を解決するためには、（１）ガス圧を下
げるか、またはアルゴン等の不活性ガスを混合して物理
的なスパッタ作用の効果を高めたり、（２）ハイドロカ
ーボン系のガスを混合することによって、溝の側壁部に
有機系の重合膜を形成させ、この重合膜を保護膜として
アンダーカットを防いでいた。
げるか、またはアルゴン等の不活性ガスを混合して物理
的なスパッタ作用の効果を高めたり、（２）ハイドロカ
ーボン系のガスを混合することによって、溝の側壁部に
有機系の重合膜を形成させ、この重合膜を保護膜として
アンダーカットを防いでいた。
しかし、特に、溝中に局部的にｎ＋層が埋め込まれてい
る場合に、上記（１）の方法でアンダーカットを防止す
ると、エツチングレート（速度）が低下したり、エツチ
ングマスク材との選択比の低下を伴うという欠点があり
、また、（２）の方法でアンダーカットを防止すると、
エツチングレートが低下したり、溝内が汚染したりする
欠点があった。
る場合に、上記（１）の方法でアンダーカットを防止す
ると、エツチングレート（速度）が低下したり、エツチ
ングマスク材との選択比の低下を伴うという欠点があり
、また、（２）の方法でアンダーカットを防止すると、
エツチングレートが低下したり、溝内が汚染したりする
欠点があった。
本発明は、このような従来の問題点を解決するためにな
されたもので、その目的は、ｎ＋層が含まれた半導体基
板に溝を形成する場合、このｎ＋層でアンダーカットが
生じるのを防止できる溝パタン形成法を提供することに
ある。
されたもので、その目的は、ｎ＋層が含まれた半導体基
板に溝を形成する場合、このｎ＋層でアンダーカットが
生じるのを防止できる溝パタン形成法を提供することに
ある。
上記問題点を解決するために、本発明は、半導体基板に
溝パタンを形成する工程において、該半導体基板内に埋
め込まれたｎ＋層でのアンダーカットを防止するため、
酸素を含むガス雰囲気中でプラズマ処理を行い、溝パタ
ン内にｎ”ＪＷのアンダーカット防止用の耐エツチング
性膜を形成する工程を含めた溝エツチングを行うことを
特徴とする。
溝パタンを形成する工程において、該半導体基板内に埋
め込まれたｎ＋層でのアンダーカットを防止するため、
酸素を含むガス雰囲気中でプラズマ処理を行い、溝パタ
ン内にｎ”ＪＷのアンダーカット防止用の耐エツチング
性膜を形成する工程を含めた溝エツチングを行うことを
特徴とする。
なお、本発明の一つの実施態様においては、上層のマス
クパタン材料として酸化シリコンを用いる。
クパタン材料として酸化シリコンを用いる。
所定のマスクパタンを有する被膜をマスクとして、反応
性イオンエツチング法により、ｎ＋層を含む半導体基板
をエツチングし、ｎ”／ＦＪに達する直前で一旦エッチ
ングを停止する。
性イオンエツチング法により、ｎ＋層を含む半導体基板
をエツチングし、ｎ”／ＦＪに達する直前で一旦エッチ
ングを停止する。
次いで、ｎ＋層に対しても、アンダーカットを生じさせ
ないような低ガス圧力のエツチング条件に変えてｎ＋層
をエツチングする。したがって、この段階ではｎ＋層に
はアンダーカットは見られない。
ないような低ガス圧力のエツチング条件に変えてｎ＋層
をエツチングする。したがって、この段階ではｎ＋層に
はアンダーカットは見られない。
次に、酸素を主体とするガスに切り換えて、プラズマ酸
化を行い、溝内面を薄い酸化膜の耐エツチング性膜で被
覆する。この場合、酸素にわずかの塩素を混合すること
により、酸化時間を短縮することができる（特願昭第６
１−１９０２８号参照）。
化を行い、溝内面を薄い酸化膜の耐エツチング性膜で被
覆する。この場合、酸素にわずかの塩素を混合すること
により、酸化時間を短縮することができる（特願昭第６
１−１９０２８号参照）。
この状態で、酸素ガスの導入を止め、エツチングのため
のガスを導入して、エツチングを続行する。この際、既
＄こ形成された溝の側壁部分は薄い酸化膜で覆われてい
るため、ｎ＋層にアンダーカットは発生しない。一方、
側壁と同様に薄い酸化膜で覆われた溝底面では、プラズ
マ中のイオン衝撃によりエツチングが進行する。したが
って、溝側壁のｎ＋層部分にアンダーカットを生じさせ
ることなく、垂直な深い溝を形成することができる。
のガスを導入して、エツチングを続行する。この際、既
＄こ形成された溝の側壁部分は薄い酸化膜で覆われてい
るため、ｎ＋層にアンダーカットは発生しない。一方、
側壁と同様に薄い酸化膜で覆われた溝底面では、プラズ
マ中のイオン衝撃によりエツチングが進行する。したが
って、溝側壁のｎ＋層部分にアンダーカットを生じさせ
ることなく、垂直な深い溝を形成することができる。
上記のようにして、エツチング工程中に、短時間の酸化
工程を挿入するだけで、エツチング速度、選択比を劣化
させることなく、良好な形状の清浄な溝を効率的に形成
することができる。
工程を挿入するだけで、エツチング速度、選択比を劣化
させることなく、良好な形状の清浄な溝を効率的に形成
することができる。
次に、本発明の実施例を図面を用いて説明する。
第１図（ａ）〜（ｆ）は、それぞれ本発明による溝パタ
ン形成法の一実施例を示す概略工程断面図である。
ン形成法の一実施例を示す概略工程断面図である。
まず、同図（ａ）に示すように、ｎ＋層２を含むシリコ
ン基板１上に、シリコンに対しドライエツチング耐性が
ある被膜、例えば、シリコン酸化１＠３を形成し、適当
なホトリソグラフィー技術を用いて図示しないホトレジ
ストパタンを形成し、それをマスクとしてドライエツチ
ングによりシリコン酸化膜３をエツチングし、図示の如
くパタン化する。本実施例では、上記被膜がシリコン酸
化膜であるので、例えばＣＦ４とＨ２との混合ガスによ
る反応性イオンエツチング法を用いる。シリコン酸化膜
は長時間のエツチングに耐えられるので、深い溝のエツ
チングに適している６次いで、上記ホトレジスト膜を除
去すると、同図（ａ）に示すようになる。
ン基板１上に、シリコンに対しドライエツチング耐性が
ある被膜、例えば、シリコン酸化１＠３を形成し、適当
なホトリソグラフィー技術を用いて図示しないホトレジ
ストパタンを形成し、それをマスクとしてドライエツチ
ングによりシリコン酸化膜３をエツチングし、図示の如
くパタン化する。本実施例では、上記被膜がシリコン酸
化膜であるので、例えばＣＦ４とＨ２との混合ガスによ
る反応性イオンエツチング法を用いる。シリコン酸化膜
は長時間のエツチングに耐えられるので、深い溝のエツ
チングに適している６次いで、上記ホトレジスト膜を除
去すると、同図（ａ）に示すようになる。
この開口したシリコン酸化膜３をマスクとして、シリコ
ン基板１を第２の反応性イオンエツチング法によりエツ
チングする。第２の反応性イオンエツチング法では１反
応ガスとして（Ｊ、を５ ｓｅｃｍ流し、圧力２Ｐａ、
ＲＦ電力密度０．４Ｗ／（１ｍ”で２分間エツチングす
ると、同図（ｂ）に示すようにｎ”Ｗｊ２の表面まで溝
６が形成される。このときの溝６の深さはおよそ０．８
．であった。
ン基板１を第２の反応性イオンエツチング法によりエツ
チングする。第２の反応性イオンエツチング法では１反
応ガスとして（Ｊ、を５ ｓｅｃｍ流し、圧力２Ｐａ、
ＲＦ電力密度０．４Ｗ／（１ｍ”で２分間エツチングす
ると、同図（ｂ）に示すようにｎ”Ｗｊ２の表面まで溝
６が形成される。このときの溝６の深さはおよそ０．８
．であった。
次に、第３の反応性イオンエツチングとして、Ｃ１，を
５５ｃｃａ流し、圧力０．５Ｐａ、ＲＦ電力密度０．４
Ｗ ／ （２ｍ”と低圧力のエツチング条件に切り換え
て９０秒間エツチングすると、同図（Ｃ）に示すように
厚さ０．３−のｎ“層２の下端までエツチングが進行し
、溝７が形成された。この場合、低圧力のエツチング条
件のため、ｎ＋層２にはアンダーカットは見られない。
５５ｃｃａ流し、圧力０．５Ｐａ、ＲＦ電力密度０．４
Ｗ ／ （２ｍ”と低圧力のエツチング条件に切り換え
て９０秒間エツチングすると、同図（Ｃ）に示すように
厚さ０．３−のｎ“層２の下端までエツチングが進行し
、溝７が形成された。この場合、低圧力のエツチング条
件のため、ｎ＋層２にはアンダーカットは見られない。
この状態、すなわち、アンダーカットが発生しない状態
でエツチングを停止させるため、５８ＣＣＩＩのＣｌ１
ｚ反応ガスに５０３ｃｃ＋＋＋の０．（酸素）を加えて
、圧力３Ｐａ、ＲＦ電力密度０．４Ｗ／ａｍ”のプラズ
マ雰囲気中で３０秒間処理すると、同図（ｄ）に示すよ
うに、薄い酸化膜９が溝８の内面（側壁および底面）に
形成される。
でエツチングを停止させるため、５８ＣＣＩＩのＣｌ１
ｚ反応ガスに５０３ｃｃ＋＋＋の０．（酸素）を加えて
、圧力３Ｐａ、ＲＦ電力密度０．４Ｗ／ａｍ”のプラズ
マ雰囲気中で３０秒間処理すると、同図（ｄ）に示すよ
うに、薄い酸化膜９が溝８の内面（側壁および底面）に
形成される。
この側壁保護用の薄い酸化膜（耐エツチング性膜）９が
形成された状態で、再び第２のエツチング条件に戻して
第４の反応性エツチングを２分間行うと、溝８の底面の
み選択的にイオン衝撃を受けるので、溝底面はエツチン
グが進み、同図（ｅ）に示すような溝１０が得られる。
形成された状態で、再び第２のエツチング条件に戻して
第４の反応性エツチングを２分間行うと、溝８の底面の
み選択的にイオン衝撃を受けるので、溝底面はエツチン
グが進み、同図（ｅ）に示すような溝１０が得られる。
この場合にも、エツチング中、ｎ＋層２の側壁は薄い酸
化膜９で保護されたために、ｎ＋層２にアンダーカット
は見られなかった。
化膜９で保護されたために、ｎ＋層２にアンダーカット
は見られなかった。
最後に、溝１０の内面の側壁に一部残っている酸化膜は
、エツチングのマスクとして使用したシリコン酸化膜３
をフッ化水素酸系の溶液で除去する際に容易に除去され
て、同図（ｆ）に示すようにアンダーカットが全く見ら
れない清浄なシリコンの溝パタン９が得られる。
、エツチングのマスクとして使用したシリコン酸化膜３
をフッ化水素酸系の溶液で除去する際に容易に除去され
て、同図（ｆ）に示すようにアンダーカットが全く見ら
れない清浄なシリコンの溝パタン９が得られる。
なお、本発明は、上記実施例に限定されず、本発明の特
許請求の範囲内で様々な変形があり得ることは言うまで
もない。
許請求の範囲内で様々な変形があり得ることは言うまで
もない。
また、本実施例では、上記第２および第４のエツチング
を同一のエツチング条件で行ったが、それぞれのエツチ
ング工程において、特願昭６１−１９２０３８号に記載
しであるように、エツチングとプラズマ酸化を繰り返す
方法を採用することもできる。
を同一のエツチング条件で行ったが、それぞれのエツチ
ング工程において、特願昭６１−１９２０３８号に記載
しであるように、エツチングとプラズマ酸化を繰り返す
方法を採用することもできる。
以上説明したように２本発明の溝パタン形成法は、ｎ＋
層を含む半導体基板に対してアンダーカットのない垂直
な断面形状の溝を、エツチング速度や選択比を大きく低
下させたり、素子を汚染したりすることなく形成するこ
とができる効果がある。
層を含む半導体基板に対してアンダーカットのない垂直
な断面形状の溝を、エツチング速度や選択比を大きく低
下させたり、素子を汚染したりすることなく形成するこ
とができる効果がある。
第１図（ａ）〜（ｆ）は、本発明の一実施例の溝パタン
形成法を示す概略工程断面図、第２図（ａ）は、本発明
の加工対象であるｎ＋層を含む半導体基板、第２図（ｂ
）は、従来技術の溝パタン形成法によるアンダーカット
が生じた溝パタン形状を示す概略断面図である。 １・・・シリコン基板 ２・・・ｎ＋層（ｎ型高濃度不純物領域）３・・・シリ
コン酸化膜（マスク被膜）４．６．７．８．１０．１１
・・・シリコン溝５・・・アンダーカット ９・・・シリコン溝内壁に形成されたシリコン酸化膜（
耐エツチング性膜）
形成法を示す概略工程断面図、第２図（ａ）は、本発明
の加工対象であるｎ＋層を含む半導体基板、第２図（ｂ
）は、従来技術の溝パタン形成法によるアンダーカット
が生じた溝パタン形状を示す概略断面図である。 １・・・シリコン基板 ２・・・ｎ＋層（ｎ型高濃度不純物領域）３・・・シリ
コン酸化膜（マスク被膜）４．６．７．８．１０．１１
・・・シリコン溝５・・・アンダーカット ９・・・シリコン溝内壁に形成されたシリコン酸化膜（
耐エツチング性膜）
Claims (1)
- 【特許請求の範囲】 １、ｎ型高濃度不純物領域を含む半導体基板に溝パタン
を形成するエッチング工程において、酸素を含むガス雰
囲気中でプラズマ処理を行い、上記溝パタン内に耐エッ
チング性膜を形成する工程を含むことを特徴とする溝パ
タン形成法。 ２、上記プラズマ処理が、反応性のガス雰囲気中でのド
ライエッチングの途中で行われることを特徴とする特許
請求の範囲第１項記載の溝パタン形成法。 ３、上記ガス雰囲気が、塩素を含むことを特徴とする特
許請求の範囲第１項記載の溝パタン形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12543387A JPS63289936A (ja) | 1987-05-22 | 1987-05-22 | 溝パタン形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12543387A JPS63289936A (ja) | 1987-05-22 | 1987-05-22 | 溝パタン形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63289936A true JPS63289936A (ja) | 1988-11-28 |
Family
ID=14909971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12543387A Pending JPS63289936A (ja) | 1987-05-22 | 1987-05-22 | 溝パタン形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63289936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6277756B1 (en) | 1999-02-12 | 2001-08-21 | Denso Corporation | Method for manufacturing semiconductor device |
| CN105752928A (zh) * | 2014-12-16 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | Mems器件的制作方法及mems器件 |
-
1987
- 1987-05-22 JP JP12543387A patent/JPS63289936A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6277756B1 (en) | 1999-02-12 | 2001-08-21 | Denso Corporation | Method for manufacturing semiconductor device |
| DE10005804B4 (de) * | 1999-02-12 | 2010-11-11 | DENSO CORPORATION, Kariya-shi | Verfahren zur Herstellung einer Halbleitervorrichtung, sowie durch dieses Verfahren hergestellter Halbleitersensor für eine physikalische Grösse |
| CN105752928A (zh) * | 2014-12-16 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | Mems器件的制作方法及mems器件 |
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