JPH057143A - ソリツドステートリレー - Google Patents
ソリツドステートリレーInfo
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- JPH057143A JPH057143A JP3156524A JP15652491A JPH057143A JP H057143 A JPH057143 A JP H057143A JP 3156524 A JP3156524 A JP 3156524A JP 15652491 A JP15652491 A JP 15652491A JP H057143 A JPH057143 A JP H057143A
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- circuit
- photocoupler
- voltage
- triac
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Abstract
(57)【要約】
【目的】トライアックの逆点弧のないソリッドステート
リレーを提供する。 【構成】負荷電圧を全波整流するダイオードスタック回
路ＤＳと、２個の抵抗Ｒ13、Ｒ 14からなり、ダイオード
スタック回路ＤＳの全波整流電圧を分圧する分圧回路
と、分圧された電圧によりＯＮ／ＯＦＦする第１のフォ
トカプラＰＣ1 と、この第１のフォトカプラＰＣ1 と入
力端子ＰＩ1 、ＰＩ2 に加えられる入力とによりゼロク
ロスのタイミングでＯＮするワーＭＯＳＦＥＴＰＴ2 を
出力とする双方向出力の第２のフォトカプラＰＣ2 と、
この第２のフォトカプラ出力でトリガ電流がＯＮ／ＯＦ
ＦされるトライアックＴＣとから構成される。
リレーを提供する。 【構成】負荷電圧を全波整流するダイオードスタック回
路ＤＳと、２個の抵抗Ｒ13、Ｒ 14からなり、ダイオード
スタック回路ＤＳの全波整流電圧を分圧する分圧回路
と、分圧された電圧によりＯＮ／ＯＦＦする第１のフォ
トカプラＰＣ1 と、この第１のフォトカプラＰＣ1 と入
力端子ＰＩ1 、ＰＩ2 に加えられる入力とによりゼロク
ロスのタイミングでＯＮするワーＭＯＳＦＥＴＰＴ2 を
出力とする双方向出力の第２のフォトカプラＰＣ2 と、
この第２のフォトカプラ出力でトリガ電流がＯＮ／ＯＦ
ＦされるトライアックＴＣとから構成される。
Description
【０００１】
【産業上の利用分野】この発明は、ソリッドステートリ
レーに関する。
レーに関する。
【０００２】
【従来の技術】従来のソリッドステートリレーとして
は、図２に示すものがある。このソリッドステートリレ
ーは、出力端子ＰＯ1 、ＰＯ2 に、交流電源及び負荷が
接続される（図示省略）。そして、出力端子ＰＯ1 、Ｐ
Ｏ2 に、抵抗Ｒ7 とコンデンサＣの直列回路からなるス
ナバ回路と、トライアックＴＲと、ダイオードＤ1 、Ｄ
2 、Ｄ3 、Ｄ4 からなるダイオードスタック回路ＤＳが
それぞれ並列に接続されている。ダイオードスタック回
路ＤＳは、全波整流回路であり、この回路ＤＳのｂ点と
出力端子ＰＯ2 間にトライアックＴＲのゲート抵抗Ｒ6
が接続されている。ダイオードスタック回路ＤＳのｃ点
とｄ点の入力側にゼロクロス回路１が接続されている。
このゼロクロス回路１は、入力信号が加えられる入力端
子ＰＩ1 、ＰＩ2 に抵抗Ｒ1 とフォトカプラＰＣの発光
素子ＬＤの直列回路が接続される一方、ダイオードスタ
ック回路ＤＳのｃ点、ｄ点間に、抵抗Ｒ2 とフォトカプ
ラＰＣのフォトトランジスタＰＴの直列回路、抵抗Ｒ3
とトランジスタＴｒ1 の直列回路、抵抗Ｒ1 とＲ2 の直
列回路、サイリスタＳＣＲとダイオードＤ1 の直列回路
が、それぞれ互いに並列に接続され、トランジスタＴｒ
1 のベースがフォトトランジスタＰＴのコレクタに接続
されるとともに、トランジスタＴｒ2がトランジスタＴ
ｒ1 に並列に接続され、さらにトランジスタＴｒ2 のコ
レクタがサイリスタＳＣＲのゲートに接続されるととも
に、ベースが抵抗Ｒ4 、Ｒ5 の接続点に接続されて構成
されている。
は、図２に示すものがある。このソリッドステートリレ
ーは、出力端子ＰＯ1 、ＰＯ2 に、交流電源及び負荷が
接続される（図示省略）。そして、出力端子ＰＯ1 、Ｐ
Ｏ2 に、抵抗Ｒ7 とコンデンサＣの直列回路からなるス
ナバ回路と、トライアックＴＲと、ダイオードＤ1 、Ｄ
2 、Ｄ3 、Ｄ4 からなるダイオードスタック回路ＤＳが
それぞれ並列に接続されている。ダイオードスタック回
路ＤＳは、全波整流回路であり、この回路ＤＳのｂ点と
出力端子ＰＯ2 間にトライアックＴＲのゲート抵抗Ｒ6
が接続されている。ダイオードスタック回路ＤＳのｃ点
とｄ点の入力側にゼロクロス回路１が接続されている。
このゼロクロス回路１は、入力信号が加えられる入力端
子ＰＩ1 、ＰＩ2 に抵抗Ｒ1 とフォトカプラＰＣの発光
素子ＬＤの直列回路が接続される一方、ダイオードスタ
ック回路ＤＳのｃ点、ｄ点間に、抵抗Ｒ2 とフォトカプ
ラＰＣのフォトトランジスタＰＴの直列回路、抵抗Ｒ3
とトランジスタＴｒ1 の直列回路、抵抗Ｒ1 とＲ2 の直
列回路、サイリスタＳＣＲとダイオードＤ1 の直列回路
が、それぞれ互いに並列に接続され、トランジスタＴｒ
1 のベースがフォトトランジスタＰＴのコレクタに接続
されるとともに、トランジスタＴｒ2がトランジスタＴ
ｒ1 に並列に接続され、さらにトランジスタＴｒ2 のコ
レクタがサイリスタＳＣＲのゲートに接続されるととも
に、ベースが抵抗Ｒ4 、Ｒ5 の接続点に接続されて構成
されている。
【０００３】このソリッドステートリレーでは、入力端
子ＰＩ1 、ＰＩ2 に入力信号が加えられない状態では、
フォトカプラＰＣの発光素子ＬＤが発光せず、フォトト
ランジスタＰＴがＯＦＦなので、トランジスタＴｒ1 が
ＯＮ、したがってサイリスタＳＣＲにはトリガ電流が流
れず、ゲート抵抗Ｒ6 に流れる電流も少なく、トライア
ックＴＲはＯＦＦしたままである。入力信号が加えられ
ると、発光素子ＬＤが点灯しフォトトランジスタＰＴが
ＯＮし、応じてトランジスタＴｒ1 がＯＦＦする。この
状態で交流信号があるレベルにあると、抵抗Ｒ4 とＲ5
の分電圧によりトランジスタＴｒ2 がＯＮし、サイリス
タＳＣＲはＯＦＦしたままであり、ゲート抵抗Ｒには電
流Ｉが流れるか、トライアックＴＲはトリガされない。
交流信号があるレベル以下（ゼロクロス点）になると、
トランジスタＴｒ2 がＯＦＦし、サイリスタＳＣＲにト
リガ電流ＩT が流れ、ゲート抵抗Ｒ6 にＩ＋ＩT の電流
が流れ、トライアックＴＲがＯＮする。
子ＰＩ1 、ＰＩ2 に入力信号が加えられない状態では、
フォトカプラＰＣの発光素子ＬＤが発光せず、フォトト
ランジスタＰＴがＯＦＦなので、トランジスタＴｒ1 が
ＯＮ、したがってサイリスタＳＣＲにはトリガ電流が流
れず、ゲート抵抗Ｒ6 に流れる電流も少なく、トライア
ックＴＲはＯＦＦしたままである。入力信号が加えられ
ると、発光素子ＬＤが点灯しフォトトランジスタＰＴが
ＯＮし、応じてトランジスタＴｒ1 がＯＦＦする。この
状態で交流信号があるレベルにあると、抵抗Ｒ4 とＲ5
の分電圧によりトランジスタＴｒ2 がＯＮし、サイリス
タＳＣＲはＯＦＦしたままであり、ゲート抵抗Ｒには電
流Ｉが流れるか、トライアックＴＲはトリガされない。
交流信号があるレベル以下（ゼロクロス点）になると、
トランジスタＴｒ2 がＯＦＦし、サイリスタＳＣＲにト
リガ電流ＩT が流れ、ゲート抵抗Ｒ6 にＩ＋ＩT の電流
が流れ、トライアックＴＲがＯＮする。
【０００４】
【発明が解決しようとする課題】上記した従来のソリッ
ドステートリレーでは、トライアックのトリガ時も、非
トリガ時も、トライアックのゲートにゼロクロス回路の
電流Ｉが流れ込むため、出力ｄＶ／ｄｔが大きい場合、
ｄＶ／ｄｔによる変位電流が流れ込み、トライアックを
誤点弧するという問題があった。この問題はＬ（インダ
クタンス）負荷の場合に、特に顕著である。又、高温時
も同様である。
ドステートリレーでは、トライアックのトリガ時も、非
トリガ時も、トライアックのゲートにゼロクロス回路の
電流Ｉが流れ込むため、出力ｄＶ／ｄｔが大きい場合、
ｄＶ／ｄｔによる変位電流が流れ込み、トライアックを
誤点弧するという問題があった。この問題はＬ（インダ
クタンス）負荷の場合に、特に顕著である。又、高温時
も同様である。
【０００５】この発明は、上記問題点に着目してなされ
たものであって、出力の電圧変化（ｄＶ／ｄｔ）が大き
い場合でも、トライアックを誤点弧しないソリッドステ
ートリレーを提供することを目的としている。
たものであって、出力の電圧変化（ｄＶ／ｄｔ）が大き
い場合でも、トライアックを誤点弧しないソリッドステ
ートリレーを提供することを目的としている。
【０００６】
【課題を解決するための手段及び作用】この発明のソリ
ッドステートリレーは、負荷電圧を全波整流するダイオ
ードスタック回路と、前記ダイオードスタック回路の全
波整流電圧を分圧する分圧回路と、分圧された電圧によ
りＯＮ／ＯＦＦする第１のフォトカプラと、この第１の
フォトカプラと入力とによりゼロクロスのタイミングで
ＯＮする、パワーＭＯＳＦＥＴを出力とする双方向出力
の第２のフォトカプラと、この第２のフォトカプラ出力
でトリガ電流がＯＮ／ＯＦＦされるトライアックとから
構成されている。
ッドステートリレーは、負荷電圧を全波整流するダイオ
ードスタック回路と、前記ダイオードスタック回路の全
波整流電圧を分圧する分圧回路と、分圧された電圧によ
りＯＮ／ＯＦＦする第１のフォトカプラと、この第１の
フォトカプラと入力とによりゼロクロスのタイミングで
ＯＮする、パワーＭＯＳＦＥＴを出力とする双方向出力
の第２のフォトカプラと、この第２のフォトカプラ出力
でトリガ電流がＯＮ／ＯＦＦされるトライアックとから
構成されている。
【０００７】このソリッドステートリレーでは、交流信
号がダイオードスタック回路で全波整流され、その整流
電圧が分圧回路で分圧されて、所定電圧以上になると、
第１のフォトカプラがＯＮする。交流信号がゼロクロス
時は、分圧電圧が所定電圧以下であり、第１のフォトカ
プラがＯＮしない。第１のフォトカプラがＯＮしている
状態で、入力信号が加えられると、第２のフォトカプラ
はＯＮしないが、入力信号有の状態でゼロクロス点にな
り、第１のフォトカプラがＯＦＦすると、第２のフォト
カプラがＯＮし、第２のフォトカプラの出力パワーＭＯ
ＳＦＥＴがＯＮし、トライアックがトリガされＯＮす
る。このソリッドステートリレーでは、トリガー時の
み、トライアックにゲート電流が流れる。つまり、ゼロ
クロス回路の電流が、トライアックのゲートに流れ込ま
ない。
号がダイオードスタック回路で全波整流され、その整流
電圧が分圧回路で分圧されて、所定電圧以上になると、
第１のフォトカプラがＯＮする。交流信号がゼロクロス
時は、分圧電圧が所定電圧以下であり、第１のフォトカ
プラがＯＮしない。第１のフォトカプラがＯＮしている
状態で、入力信号が加えられると、第２のフォトカプラ
はＯＮしないが、入力信号有の状態でゼロクロス点にな
り、第１のフォトカプラがＯＦＦすると、第２のフォト
カプラがＯＮし、第２のフォトカプラの出力パワーＭＯ
ＳＦＥＴがＯＮし、トライアックがトリガされＯＮす
る。このソリッドステートリレーでは、トリガー時の
み、トライアックにゲート電流が流れる。つまり、ゼロ
クロス回路の電流が、トライアックのゲートに流れ込ま
ない。
【０００８】
【実施例】以下、実施例により、この発明をさらに詳細
に説明する。図１は、この発明の一実施例を示すソリッ
ドステートリレーの回路図である。この実施例ソリッド
ステートリレーは、交流電源及び負荷（図示せず）が接
続される出力端子ＰＯ1 、ＰＯ2 に、抵抗Ｒ17とコンデ
ンサＣ1 からなるスナバ回路と、トライアックＴＲと、
ダイオードＤ1 、Ｄ2 、Ｄ3 、Ｄ4 からなるダイオード
スタック回路ＤＳがそれぞれ互いに並列に接続されてい
る。そして、トライアックＴＲのゲートとカソード間に
ゲート抵抗Ｒ16が接続され、さらにトライアックＴＲの
ゲートと出力端子ＰＯ1 間に抵抗Ｒ15とフォトカプラＰ
Ｃ2 の出力パワーＭＯＳＦＥＴＰＴ2 の直列回路が接続
されている。ダイオードスタック回路ＤＳ’は全波整流
回路であり、このダイオードスタック回路ＤＳのｃ点と
ｄ点に、ゼロクロス回路２が接続されている。
に説明する。図１は、この発明の一実施例を示すソリッ
ドステートリレーの回路図である。この実施例ソリッド
ステートリレーは、交流電源及び負荷（図示せず）が接
続される出力端子ＰＯ1 、ＰＯ2 に、抵抗Ｒ17とコンデ
ンサＣ1 からなるスナバ回路と、トライアックＴＲと、
ダイオードＤ1 、Ｄ2 、Ｄ3 、Ｄ4 からなるダイオード
スタック回路ＤＳがそれぞれ互いに並列に接続されてい
る。そして、トライアックＴＲのゲートとカソード間に
ゲート抵抗Ｒ16が接続され、さらにトライアックＴＲの
ゲートと出力端子ＰＯ1 間に抵抗Ｒ15とフォトカプラＰ
Ｃ2 の出力パワーＭＯＳＦＥＴＰＴ2 の直列回路が接続
されている。ダイオードスタック回路ＤＳ’は全波整流
回路であり、このダイオードスタック回路ＤＳのｃ点と
ｄ点に、ゼロクロス回路２が接続されている。
【０００９】このゼロクロス回路２は、ダイオードスタ
ック回路ＤＳのｃ点とｄ点間に接続される抵抗Ｒ13、Ｒ
14の直列回路からなる分圧回路と、この抵抗Ｒ14に並列
に接続されるフォトカプラＰＣ1 の発光素子ＬＤ1 と、
さらに、入力端子ＰＩ1 とＰＩ2 間に接続される抵抗Ｒ
11、フォトカプラＰＣ2 の発光素子ＬＤ2 、トランジス
タＴｒ11の直列回路と、さらに同じく入力端子ＰＩ1 と
ＰＩ2 間に接続される抵抗Ｒ12とフォトカプラＰＣ1 の
フォトトランジスタＰＴ1 の直列回路とから構成されて
いる。なお、フォトカプラＰＣ1 のフォトトランジスタ
ＰＴ1 のコレクタはトランジスタＴｒ11のベースに接続
されている。
ック回路ＤＳのｃ点とｄ点間に接続される抵抗Ｒ13、Ｒ
14の直列回路からなる分圧回路と、この抵抗Ｒ14に並列
に接続されるフォトカプラＰＣ1 の発光素子ＬＤ1 と、
さらに、入力端子ＰＩ1 とＰＩ2 間に接続される抵抗Ｒ
11、フォトカプラＰＣ2 の発光素子ＬＤ2 、トランジス
タＴｒ11の直列回路と、さらに同じく入力端子ＰＩ1 と
ＰＩ2 間に接続される抵抗Ｒ12とフォトカプラＰＣ1 の
フォトトランジスタＰＴ1 の直列回路とから構成されて
いる。なお、フォトカプラＰＣ1 のフォトトランジスタ
ＰＴ1 のコレクタはトランジスタＴｒ11のベースに接続
されている。
【００１０】次に、この実施例ソリッドステートリレー
の動作について説明する。出力端子ＰＯ1 、ＰＯ2 に負
荷を介して交流信号が加えられると、ダイオードスタッ
ク回路ＤＳで全波整流され、その信号に応じた電圧が抵
抗Ｒ13、Ｒ14で分圧されて、フォトカプラＰＣ1の発光
素子ＬＤ1 に加えられ、分圧電圧が所定レベル以上の時
に、発光素子ＬＤ1 は発光する。これにより、フォトト
ランジスタＰＴ1 がＯＮする。ダイオードスタック回路
ＤＳに加えられる交流信号がゼロレベルに近い場合に
は、抵抗Ｒ13、Ｒ14で分圧される電圧も０あるいは非常
に小さく、発光素子ＬＤ1 は発光せず、従って、フォト
トランジスタＰＴ1 もＯＮしない。いずれの場合でも、
入力信号が入力端子ＰＩ1 、ＰＩ2 に加えられない状態
下では、フォトカプラＰＣ1 のフォトトランジスタＰＴ
1 がＯＮ／ＯＦＦの如何に関わらずフォトカプラＰＣ2
の発光素子ＬＤ2には電流が流れず、従ってフォトカプ
ラＰＣ2 の出力パワーＭＯＳＦＥＴＰＴ2 がＯＮせず、
トライアックＴＲもトリガされない。したがって、入力
信号が加えられない状況下では、交流信号のレベルの如
何にかかわらず、ゼロレベルクロス回路２の電流Ｉは、
トライアックＴＲのゲートに流されることなく、分離状
態で流される。
の動作について説明する。出力端子ＰＯ1 、ＰＯ2 に負
荷を介して交流信号が加えられると、ダイオードスタッ
ク回路ＤＳで全波整流され、その信号に応じた電圧が抵
抗Ｒ13、Ｒ14で分圧されて、フォトカプラＰＣ1の発光
素子ＬＤ1 に加えられ、分圧電圧が所定レベル以上の時
に、発光素子ＬＤ1 は発光する。これにより、フォトト
ランジスタＰＴ1 がＯＮする。ダイオードスタック回路
ＤＳに加えられる交流信号がゼロレベルに近い場合に
は、抵抗Ｒ13、Ｒ14で分圧される電圧も０あるいは非常
に小さく、発光素子ＬＤ1 は発光せず、従って、フォト
トランジスタＰＴ1 もＯＮしない。いずれの場合でも、
入力信号が入力端子ＰＩ1 、ＰＩ2 に加えられない状態
下では、フォトカプラＰＣ1 のフォトトランジスタＰＴ
1 がＯＮ／ＯＦＦの如何に関わらずフォトカプラＰＣ2
の発光素子ＬＤ2には電流が流れず、従ってフォトカプ
ラＰＣ2 の出力パワーＭＯＳＦＥＴＰＴ2 がＯＮせず、
トライアックＴＲもトリガされない。したがって、入力
信号が加えられない状況下では、交流信号のレベルの如
何にかかわらず、ゼロレベルクロス回路２の電流Ｉは、
トライアックＴＲのゲートに流されることなく、分離状
態で流される。
【００１１】今、入力端子ＰＩ1 、ＰＩ2 に入力信号が
加えられると、交流信号が所定レベル以上あり、フォト
カプラＰＣ1の発光素子ＬＤ1が発光している状態下で
は、フォトトランジスタＰＴ1 がＯＮしており、従って
トランジスタＴｒ11がＯＦＦ状態にあり、入力信号の印
加にも関わらず、発光素子ＬＤ2 は点灯せず、従って、
出力パワーＭＯＳＦＥＴＰＴ2 もＯＮせず、トライアッ
クＴＲのゲート抵抗Ｒ16に電流が流れず、トライアック
ＴＲはトリガされない。しかし、入力信号が加えられる
状態が続き、交流信号が０レベルになると、フォトカプ
ラＰＣ1 の発光素子ＬＤ1 が点灯せず、このタイミング
では、フォトトランジスタＰＴ1 がＯＦＦしているの
で、トランジスタＴｒ11はＯＮ状態にあり、従って、入
力端子ＰＩ1 を通し、抵抗Ｒ11、発光素子ＬＤ2 、トラ
ンジスタＴｒ11の経路で電流が流れ、発光素子ＬＤ2 が
点灯する。この点灯により、出力パワーＭＯＳＦＥＴＰ
Ｔ2 にも電流が流れ、ここで、トランアックＴＲがトリ
ガされる。トリガ後は、この交流信号は、トライアック
ＴＲを通して出力電流を流すことになる。
加えられると、交流信号が所定レベル以上あり、フォト
カプラＰＣ1の発光素子ＬＤ1が発光している状態下で
は、フォトトランジスタＰＴ1 がＯＮしており、従って
トランジスタＴｒ11がＯＦＦ状態にあり、入力信号の印
加にも関わらず、発光素子ＬＤ2 は点灯せず、従って、
出力パワーＭＯＳＦＥＴＰＴ2 もＯＮせず、トライアッ
クＴＲのゲート抵抗Ｒ16に電流が流れず、トライアック
ＴＲはトリガされない。しかし、入力信号が加えられる
状態が続き、交流信号が０レベルになると、フォトカプ
ラＰＣ1 の発光素子ＬＤ1 が点灯せず、このタイミング
では、フォトトランジスタＰＴ1 がＯＦＦしているの
で、トランジスタＴｒ11はＯＮ状態にあり、従って、入
力端子ＰＩ1 を通し、抵抗Ｒ11、発光素子ＬＤ2 、トラ
ンジスタＴｒ11の経路で電流が流れ、発光素子ＬＤ2 が
点灯する。この点灯により、出力パワーＭＯＳＦＥＴＰ
Ｔ2 にも電流が流れ、ここで、トランアックＴＲがトリ
ガされる。トリガ後は、この交流信号は、トライアック
ＴＲを通して出力電流を流すことになる。
【００１２】
【発明の効果】この発明によれば、トライアックのトリ
ガ回路にパワーＭＯＳＦＥＴのフォトカプラを使用し、
トライアックのゲートには、ゼロクロス回路の電流Ｉが
流れ込まないようにしているので、たとえ出力の変化ｄ
Ｖ／ｄｔが大きい場合でも、トライアックが逆点弧しな
いので、モータやソレノイド等のＬ負荷に対しても強く
なる。また、その分スナバ回路のＣとＲを小さくするこ
とができるため、スリッドステートリレーの外形を小さ
くすることができる。さらに、トライアックが高温とな
った場合でも逆点弧がなくなるという利点がある。
ガ回路にパワーＭＯＳＦＥＴのフォトカプラを使用し、
トライアックのゲートには、ゼロクロス回路の電流Ｉが
流れ込まないようにしているので、たとえ出力の変化ｄ
Ｖ／ｄｔが大きい場合でも、トライアックが逆点弧しな
いので、モータやソレノイド等のＬ負荷に対しても強く
なる。また、その分スナバ回路のＣとＲを小さくするこ
とができるため、スリッドステートリレーの外形を小さ
くすることができる。さらに、トライアックが高温とな
った場合でも逆点弧がなくなるという利点がある。
【図１】この発明の一実施例ソリッドステートリレーの
回路図である。
回路図である。
【図２】従来のソリッドステートリレーを示す回路図で
ある。
ある。
２ ゼロクロス回路 ＰＩ1 、ＰＩ2 入力端子 ＰＯ1 、ＰＯ2 出力端子 ＴＲ トライアック ＤＳ ダイオードスタック回路 ＰＣ1 、ＰＣ2 フォトカプラ ＰＴ2 出力パワーＭＯＳＦＥＴ Ｒ13、Ｒ14 分圧用抵抗
Claims (1)
- 【特許請求の範囲】 【請求項１】負荷電圧を全波整流するダイオードスタッ
ク回路と、前記ダイオードスタック回路の全波整流電圧
を分圧する分圧回路と、分圧された電圧によりＯＮ／Ｏ
ＦＦする第１のフォトカプラと、この第１のフォトカプ
ラと入力とによりゼロクロスのタイミングでＯＮする、
パワーＭＯＳＦＥＴを出力とする双方向出力の第２のフ
ォトカプラと、この第２のフォトカプラ出力でトリガ電
流がＯＮ／ＯＦＦされるトライアックとからなるソリッ
ドステートリレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156524A JPH057143A (ja) | 1991-06-27 | 1991-06-27 | ソリツドステートリレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156524A JPH057143A (ja) | 1991-06-27 | 1991-06-27 | ソリツドステートリレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH057143A true JPH057143A (ja) | 1993-01-14 |
Family
ID=15629677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3156524A Pending JPH057143A (ja) | 1991-06-27 | 1991-06-27 | ソリツドステートリレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057143A (ja) |
-
1991
- 1991-06-27 JP JP3156524A patent/JPH057143A/ja active Pending
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