JPH0571951U

JPH0571951U - メモリバックアップエラー検出保持装置

Info

Publication number: JPH0571951U
Application number: JP1992792U
Authority: JP
Inventors: 幸彦北沢
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-03-04
Filing date: 1992-03-04
Publication date: 1993-09-28

Abstract

(57)【要約】【目的】バックアップエラーの検出結果を確実に保持
できるようにする。【構成】バックアップ用電源回路１において、電子機
器本体に主電源から電力が供給されている間に電池１８
に充電がされる。この電池１８は、主電源から電力の供
給が停止されている間に電子機器本体の揮発性メモリ１
９への電源供給を行なう。一方、比較回路２は、バック
アップ用電源回路の電池１８の電圧を、揮発性メモリ１
９の記憶保持を保証するに十分な所定電圧と比較する。
そして、当該比較回路２による比較の結果、バックアッ
プ用電源回路１の電池１８の電圧が所定電圧を下回って
いるときは、その旨が記憶回路３に記憶される。その
後、当該記憶回路３は、電子機器本体のプロセッサが当
該記憶回路３の記憶内容を読み取った場合にのみリセッ
ト回路４によりリセットされる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、電子機器の揮発性メモリを電池でバックアップする際に生じるエラーを検出して保持するメモリバックアップエラー検出保持装置に関するものである。

【０００２】

【従来の技術】

従来、パーソナルコンピュータやワードプロセッサ等の各種の電子機器において、不揮発性メモリの記憶内容をバックアップ用の電池で保持する方式が広く用いられている。この種の方式では、バックアップ用の電池の電圧が低下した場合には、バックアップエラーとしてその旨の情報を保持し、この情報を参照して適切な処置をとるようにしている。

【０００３】図２は、従来のメモリバックアップエラー検出保持装置の一例を示す回路図である。図示の回路は、分圧抵抗５１、５２と、ベース抵抗５３と、充放電切替用トランジスタ５４、５５と、電池充電電圧制御抵抗５６と、放電制御ダイオード５７と、バックアップ用電池５８と、揮発性メモリ５９と、電池電圧検出部６０と、ドライバ６１と、フリップフロップ６２と、インバータ６３と、リード用バッファ６４とから成る。分圧抵抗５１、５２は、電源電圧（＋５Ｖ）を分圧し、トランジスタ５５のベースに加える。

【０００４】ベース抵抗５３は、トランジスタ５４のベースと、トランジスタ５５のコレクタとの間に接続される。トランジスタ５４は、ＰＮＰ型であり、トランジスタ５５の動作によるベース電圧の印加により主電源からの電力を電池５８及び揮発性メモリ５９側に供給する。トランジスタ５５は、ＮＰＮ型であり、主電源からの電力の供給時に動作し、ベース抵抗５３を介してトランジスタ５４のベース電圧を生じさせる。電池充電電圧制御抵抗５６は、主電源の電圧（＋５Ｖ）を電池５８の充電に適した所定の電圧に制御する。放電制御ダイオード５７は、電池５８から放電される電流を揮発性メモリ５９に送る。電池５８は、充電可能な２次電池から成る。

【０００５】揮発性メモリ５９は、ダイナミックＲＡＭ（ＤＲＡＭ）等から成り、記憶内容の保持に電力消費を伴なう。従って、主電源からの電力の供給の停止時は、電池５８から放電制御ダイオード５７を介して電力の供給を受ける。電池電圧検出部６０は、電池５８の電圧を検出する。ドライバ６１は、電池電圧検出部６０の出力を増幅させる。フリップフロップ６２は、ＮＡＮＤ回路６５、６６から成り、電池電圧検出部６０の検出結果を保持する。インバータ６３は、フリップフロップ６２の出力を反転させる。リード用バッファ６４は、フリップフロップ６２のインバータ６３による反転出力をプロセッサ（ＣＰＵ）が読み取るためのバッファである。尚、図２中の各組合せ回路（６１、６３、６５、６６）は、電池５８によりバックアップされている。次に、上述した従来例の動作について説明する。

【０００６】図３は、従来例の動作を説明するタイムチャートである。電池電圧検出部６０において、電池５８の電圧Ｖbat をメモリバックアップ保証電圧と比較し（図３(b))、もし、保証電圧以下であった場合は（図３(b)、(c)、時点t1〜t2)、バックアップエラー記憶用のフリップフロップ６２にエラー情報が設定される（図３(d)、時点t1〜t3) 。そして、主電源からの電力の供給時（図３(a)、時点t2〜t3)、そのエラー情報をＣＰＵがリードし、揮発性メモリ５９のバックアップの正常性を確認することができる。また、フリップフロップ６２に設定された情報は、主電源からの電力の供給が停止することにより（図３(a)、時点t3)、リセットされる（図３(d)、時点t3) 。

【０００７】

【考案が解決しようとする課題】

しかしながら、上述した従来の技術には、次のような問題があった。図４は、従来例の概略動作を説明するフローチャートである。この図に従って、本考案が解決しようとする課題について説明する。まず、主電源のオフ状態（ステップＳ２１）後の主電源オン時（ステップＳ２２、図３時点t2）、電池５８の電圧がメモリバックアップ保証電圧以下の場合（ステップＳ２３）、前述したように、フリップフロップ６２にエラー情報が設定される。ところが、ＣＰＵがその後本装置を使用しないで即ち本装置のメモリバックアップ情報を読むことなく、本装置の主電源がオフにされ（ステップＳ２４、図３時点t3）、また、その後主電源がオンにされたとする（ステップＳ２５、図３時点t4）。そして、今度は、主電源のオン期間中の充電により電池５８の電圧がメモリ保証電圧以上になったとする。この場合、フリップフロップ６２にはバックアップＯＫの情報が設定される（ステップＳ２６、図３時点t4）。従って、以前本装置を使用していた時の揮発性メモリ５９の記憶内容が保持されていないのもにかかわらず、ＣＰＵはメモリ内容が保証されているものと誤認識して運用状態に移行してしまうという問題があった。

【０００８】本考案は、以上の点に着目してなされたもので、一度メモリバックアップエラーが発生し、フリップフロップにその情報が設定されると、ＣＰＵがその情報を読み込むまでその情報が保持されるようにした優れたメモリバックアップエラー検出保持装置を提供することを目的とするものである。

【０００９】

【課題を解決するための手段】

本考案のメモリバックアップエラー検出保持装置は、電子機器本体に主電源から電力が供給されている間に充電される副電源としての電池を備え、前記主電源から電力の供給が停止されている間に当該電池から前記電子機器本体の揮発性メモリへの電源の供給を行なうバックアップ用電源回路と、当該バックアップ用電源回路の電池の電圧を、前記揮発性メモリの記憶保持を保証するに十分な所定電圧と比較する比較回路と、当該比較回路による比較の結果、前記バックアップ用電源回路の電池の電圧が前記所定電圧を下回っているとき、その旨を記憶する記憶回路と、前記電子機器本体のプロセッサが当該記憶回路の記憶内容を読み取った場合にのみ当該記憶回路をリセットするリセット回路とから成ることを特徴とするものである。

【００１０】

【作用】

本考案のメモリバックアップエラー検出保持装置においては、電子機器本体に主電源から電力が供給されている間に電池に充電がされる。この電池は、主電源から電力の供給が停止されている間に前記電子機器本体の揮発性メモリへの電源の供給を行なう。一方、比較回路は、当該バックアップ用電源回路の電池の電圧を、前記揮発性メモリの記憶保持を保証するに十分な所定電圧と比較する。そして、当該比較回路による比較の結果、前記バックアップ用電源回路の電池の電圧が前記所定電圧を下回っているときは、その旨が記憶回路に記憶される。その後、当該記憶回路は、前記電子機器本体のプロセッサが当該記憶回路の記憶内容を読み取った場合にのみリセット回路によりリセットされる。

【００１１】

【実施例】

以下、本考案の実施例を図面を参照して詳細に説明する。図１は、本考案のメモリバックアップエラー検出保持装置の一実施例のブロック図である。図示の回路は、バックアップ用電源回路１と、比較回路２と、記憶回路３と、リセット回路４と、揮発性メモリ１９等から成る。

【００１２】バックアップ用電源回路１は、分圧抵抗１１、１２と、ベース抵抗１３と、充放電切替用トランジスタ１４、１５と、電池充電電圧制御抵抗１６と、放電制御ダイオード１７と、バックアップ用電池１８とから成る。分圧抵抗１１、１２は、主電源の電圧（＋５Ｖ）を分圧し、トランジスタ１５のベースに加える。ベース抵抗１３は、トランジスタ１４のベースと、トランジスタ１５のコレクタとの間に接続される。トランジスタ１４は、ＰＮＰ型であり、トランジスタ１５の動作によるベース電圧の印加により主電源からの電力を電池１８及び揮発性メモリ１９側に供給する。トランジスタ１５は、ＮＰＮ型であり、主電源からの電力の供給時に動作し、ベース抵抗１３を介してトランジスタ１４のベース電圧を生じさせる。

【００１３】電池充電電圧制御抵抗１６は、主電源の電圧（＋５Ｖ）を電池１８の充電に適した所定の電圧に制御する。放電制御ダイオード１７は、電池１８から放電される電流を揮発性メモリ１９に送る。電池１８は、充電可能な２次電池から成る。比較回路２は、電池電圧検出部２１と、ドライバ２２とから成る。電池電圧検出部２１は、電池１８の電圧を検出する。ドライバ２２は、電池電圧検出部２１の出力を増幅させる。

【００１４】記憶回路３は、フリップフロップ３１と、インバータ３２と、リード用バッファ３３とから成る。フリップフロップ３１は、ＮＡＮＤ回路３４、３５から成り、電池電圧検出部２１の検出結果を保持する。インバータ３２は、フリップフロップ３１の出力を反転させる。リード用バッファ３３は、フリップフロップ３１のインバータ３３による反転出力をＣＰＵが読み取るためのバッファである。ＣＰＵは、リード用バッファ３３にリード信号BERRRD-Nを入力することにより記憶回路３の記憶内容を読み出すことができる。

【００１５】リセット回路４は、主電源電圧検出部４１と、ドライバ４２と、インバータ４３と、オアゲート４４とから成る。主電源電圧検出部４１は、主電源の電圧（＋５Ｖ）を検出する。ドライバ４２は、主電源電圧検出部４１の出力を増幅する。インバータ４３は、ドライバ４２の出力を反転させる。オアゲート４４は、インバータ４３の出力とＣＰＵからのリセット信号BERRRS T-N とを入力し、記憶回路３のリセット入力信号RSTRST-Nを出力する。揮発性メモリ１９は、ダイナミックＲＡＭ（ＤＲＡＭ）等から成り、その記憶内容の保持に電力消費を伴なう。つまり、ＤＲＡＭは、安価で集積密度が高いが、周知のように、スタティックＲＡＭ（ＳＲＡＭ）とは異なり、メモリセル中のキャパシタに蓄積された電荷の放電を補うため、一定時間ごとのリフレッシュ操作が必要である。従って、主電源からの電力の供給の停止時は、電池１８から放電制御ダイオード１７を介して電力の供給を受ける。尚、図１中の各組合せ回路（２２、３２、３４、３５、４２、４３、４４）は、電池１８によりバックアップされている。次に、上述した実施例の動作について説明する。

【００１６】図５は、本考案の実施例の動作を説明するタイムチャートである。まず、主電源がオフすると、バックアップ用電源回路１において、揮発性メモリ１９に電力が供給される電源が主電源から副電源である電池１８に切替えられる。また、比較回路２の電池電圧検出部２１において、電池１８の電圧Ｖbat と、メモリバックアップ保証電圧（例えば、3.2V）との比較が行なわれる。そして、電池１８の電圧がメモリバックアップ保証電圧以上のときは、比較回路２の出力信号CMPST-N として値“１”が出力される。また、電池１８の電圧がメモリバックアップ保証電圧以下のときは、比較回路２の出力信号CMPST-N として値“０ ”が出力される（不揮発性メモリ１９の記憶保持のために例えば3.0Vの電圧があれば十分である場合にも、0.2Vのマージンを設けて例えば、3.2V以下のときは安全性を考慮してエラーとする）。そして、もし、その結果がバックアップエラーとなると、記憶回路３に値“０”が保持される。ＣＰＵは、記憶回路３のリード用バッファ３３からこの値“０”を読み出したときは、バックアップエラーであることを認識する。尚、記憶回路３に値“０”が保持されるときは、フリップフロップ３１から出力される値は“１”であり、これがインバータ３４で反転されて値“０”となる。記憶回路３に値“１”が保持されるときは、これと逆である。

【００１７】次に、主電源がオンしても（図５(a)、時点t2) バックアップエラー情報（値“ ０”）は、記憶回路３に保持されている（図５(g)、時点t2) 。そして、その後、本装置を使用しないで即ちバックアップエラー情報をＣＰＵが読み込まないで主電源がオフし（図５(a)、時点t3) 、その後また主電源がオンしたとする（図５(a )、時点t4) 。そして、そのとき電池１８の電圧がメモリバックアップ保証電圧以上あったとしても（図５(b)、時点t4) 、図５に示すように、以前設定されたバックアップエラー情報（値“０”）は保持されたままである（図５(g)、時点t4) 。以下に、バックアップエラー情報の記憶回路３の動作の詳細について説明する。

【００１８】まず、リセット回路４において、主電源検出部４１で主電源の電圧をＣＰＵのリセット信号が安定するのに十分な所定の電圧（例えば、4.2V）と比較する。そして、主電源の電圧がこの所定の電圧以上のとき、値“１”がドライバ４２の出力となる。一方、主電源の電圧がこの所定の電圧以下のときは、値“０”がドライバ４２の出力となる。そして、ドライバ４２の出力をインバータ４３で反転した結果がゲート制御信号RSTGT-N となる。そして、ゲート制御信号RSTGT-N とＣＰＵからのリセット信号BERRRST-N とをオアゲート４４でオアした結果が記憶回路３へのリセット入力信号RSTRST-Nとなる。つまり、リセット入力信号RSTRST-Nは、ＣＰＵからリセット信号BERRRST-N が発行されない限り、有効とならない。また、主電源のオン又はオフ時ＣＰＵからのリセット信号BERRRST-N が不定になっても（図５(e)、時点t2、t3、t4) 、記憶回路３のフリップフロップ３１の値が破壊されず、記憶内容が保持されるようになっている（図５(d)、(g)、時点t2、t3、t4) 。つまり、図５に示すように一度バックアップエラーが発生すると、ＣＰＵによりリセットされない限り、その内容が保持されるものである（図５(g)、時点t1〜 t5) 。

【００１９】図６は、本考案の概略動作を説明するフローチャートである。まず、主電源のオフ状態（ステップＳ１）が続いた後の主電源のオン時（ステップＳ２、図５(a)、時点t2）に電池１８の電圧がメモリバックアップ保証電圧以下の場合（ステップＳ３、図５(b)、時点t2）、前述したように記憶回路３にエラー情報（値“０”）が設定される。その後、ＣＰＵが本装置を使用しないで即ち本装置の記憶回路３のメモリバックアップエラー情報を読むことなく、本装置の電源をオフし（ステップＳ４、図５(a)、時点t3）、またその後主電源をオンしたとする（ステップＳ５、図５(a)、時点t4）。そして、今度は電池１８の電圧がメモリバックアップ保証電圧以上であったとしても（ステップＳ６、図５(b)、時点 t4）記憶回路３には以前のバックアップエラー情報が保持されている（図５(g)、時点t1〜t4）。このため、ＣＰＵは、本装置が以前使用した時から一度はバックアップエラーが発生し（図５(b)、時点t1〜t2) 、揮発性メモリ１９のメモリ内容が保証できないものとして運用することができる。その後、ＣＰＵが、リセット信号BERRRST-N を出力することにより（図５(e)、時点t5)、リセット回路４から記憶回路３へリセット入力信号RSTRST-Nが出力され（図５(f)、時点t5)、記憶回路３のフリップフロップ３１がリセットされる。これにより、ドライバ３２の出力信号BERRFF-Nの値は“１”にされる（図５(g)、時点t5) 。

【００２０】

【考案の効果】

以上説明したように、本考案のメモリバックアップエラー検出保持装置によれば、一度メモリバックアップエラーが発生すると、プロセッサ（ＣＰＵ）が記憶回路をリセットしない限り、その情報が当該記憶回路に保持されるようにしたので、バックアップエラーが発生した後、プロセッサが本装置を使用せずに運用し、その後、本装置の主電源がオフし、再度主電源がオンした時電池電圧がメモリ保証電圧以上あったとしても、以前保持されたバックアップエラー情報が保持されるようにできる。これにより、プロセッサは、以前本装置を使用してから少なくとも１回以上はメモリバックアップエラーが発生し、メモリ内容が保証できなくなったことを知ることができる。この結果、電子機器の誤動作を防止することができる。

【図面の簡単な説明】

【図１】本考案のメモリバックアップエラー検出保持装
置の一実施例のブロック図である。

【図２】従来のメモリバックアップエラー検出保持装置
のブロック図である。

【図３】従来例の動作を説明するタイムチャートであ
る。

【図４】従来例の概略動作を説明するフローチャートで
ある。

【図５】本考案の実施例の動作を説明するタイムチャー
トである。

【図６】本考案の概略動作を説明するフローチャートで
ある。

【符号の説明】

１バックアップ用電源回路２比較回路３記憶回路４リセット回路１８電池２１電池電圧検出部４１主電源電圧検出部

Claims

【実用新案登録請求の範囲】

【請求項１】電子機器本体に主電源から電力が供給さ
れている間に充電される副電源としての電池を備え、前
記主電源から電力の供給が停止されている間に当該電池
から前記電子機器本体の揮発性メモリへの電源の供給を
行なうバックアップ用電源回路と、当該バックアップ用電源回路の電池の電圧を、前記揮発
性メモリの記憶保持を保証するに十分な所定電圧と比較
する比較回路と、当該比較回路による比較の結果、前記バックアップ用電
源回路の電池の電圧が前記所定電圧を下回っていると
き、その旨を記憶する記憶回路と、前記電子機器本体のプロセッサが当該記憶回路の記憶内
容を読み取った場合にのみ当該記憶回路をリセットする
リセット回路とから成ることを特徴とするメモリバック
アップエラー検出保持装置。