JPH0572242A - 半導体集積回路装置の試験装置 - Google Patents
半導体集積回路装置の試験装置Info
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- JPH0572242A JPH0572242A JP3231437A JP23143791A JPH0572242A JP H0572242 A JPH0572242 A JP H0572242A JP 3231437 A JP3231437 A JP 3231437A JP 23143791 A JP23143791 A JP 23143791A JP H0572242 A JPH0572242 A JP H0572242A
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- 239000002131 composite material Substances 0.000 claims abstract description 42
- 238000012360 testing method Methods 0.000 claims description 20
- 238000005259 measurement Methods 0.000 claims description 8
- 230000010355 oscillation Effects 0.000 abstract description 6
- 239000013078 crystal Substances 0.000 abstract description 5
- 230000000630 rising effect Effects 0.000 abstract description 3
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 238000005070 sampling Methods 0.000 description 8
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- 230000001960 triggered effect Effects 0.000 description 1
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Abstract
(57)【要約】
【目的】 パルス幅の狭い（例１２５×１０-9秒）複合
同期信号の振幅を測定可能とする。 【構成】 クロックパルス発生器２２の出力を分周回路
２３で所定の周波数、パルス幅の信号に変換し、それら
を次段の加算器２４で複合同期信号とする集積回路装置
において、コンパレ−タ５１、エクスクルーシブＯＲ回
路５２、およびラッチ回路５３で構成されたクロックパ
ルス停止信号発生回路７から、水平同期パルスの立ち上
がりと同期がとれた停止信号を発生させて、リレ−９を
オンにし、水晶発振子２１をアースに接続してその発振
を止め、クロックパルス発生器２２から出力されるクロ
ックパルスを停止させた状態で、加算器２４の出力電圧
を直流電圧計６で読み込んで、複合同期信号の振幅Ｖ0
を測定する。
同期信号の振幅を測定可能とする。 【構成】 クロックパルス発生器２２の出力を分周回路
２３で所定の周波数、パルス幅の信号に変換し、それら
を次段の加算器２４で複合同期信号とする集積回路装置
において、コンパレ−タ５１、エクスクルーシブＯＲ回
路５２、およびラッチ回路５３で構成されたクロックパ
ルス停止信号発生回路７から、水平同期パルスの立ち上
がりと同期がとれた停止信号を発生させて、リレ−９を
オンにし、水晶発振子２１をアースに接続してその発振
を止め、クロックパルス発生器２２から出力されるクロ
ックパルスを停止させた状態で、加算器２４の出力電圧
を直流電圧計６で読み込んで、複合同期信号の振幅Ｖ0
を測定する。
Description
【０００１】
【産業上の利用分野】本発明は、テレビジョン受像機や
磁器録画再生装置（ＶＴＲ）等の映像機器に用いられる
複合同期信号発生回路を内蔵した半導体集積回路装置の
試験装置に関するものである。
磁器録画再生装置（ＶＴＲ）等の映像機器に用いられる
複合同期信号発生回路を内蔵した半導体集積回路装置の
試験装置に関するものである。
【０００２】
【従来の技術】近年、映像機器に用いられる水平、垂直
の各同期パルス、ブランキングパルス等を含んだ信号
（以下複合同期信号という）を発生する回路が、集積回
路化されて使用されている。この複合同期信号発生回路
の機能を保証するための試験には、複合同期信号に含ま
れる水平同期パルスの振幅測定等があり、図５に示すよ
うな被試験複合同期信号発生回路１、サンプル／ホール
ド回路２、サンプリングパルス発生器３、および直流電
圧計６等で構成された装置で試験される。
の各同期パルス、ブランキングパルス等を含んだ信号
（以下複合同期信号という）を発生する回路が、集積回
路化されて使用されている。この複合同期信号発生回路
の機能を保証するための試験には、複合同期信号に含ま
れる水平同期パルスの振幅測定等があり、図５に示すよ
うな被試験複合同期信号発生回路１、サンプル／ホール
ド回路２、サンプリングパルス発生器３、および直流電
圧計６等で構成された装置で試験される。
【０００３】被試験複合同期信号発生回路１は、水晶発
振子２１、クロックパルス発生器２２、分周回路２３、
加算器２４等を内蔵している。なお、分周回路２３は、
複数の分周器２３−１、２３−２、……、２３−Ｎで構
成されており、クロックパルス発生器２２からの出力信
号をこれら分周器２３−１、２３−２、……、２３−Ｎ
に通してそれぞれの周波数、パルス幅の信号に変換させ
て、次段の加算器２４に印加することにより加算器出力
端子２５から複合同期信号が得られる。
振子２１、クロックパルス発生器２２、分周回路２３、
加算器２４等を内蔵している。なお、分周回路２３は、
複数の分周器２３−１、２３−２、……、２３−Ｎで構
成されており、クロックパルス発生器２２からの出力信
号をこれら分周器２３−１、２３−２、……、２３−Ｎ
に通してそれぞれの周波数、パルス幅の信号に変換させ
て、次段の加算器２４に印加することにより加算器出力
端子２５から複合同期信号が得られる。
【０００４】次に複合同期信号が、水平同期パルスとブ
ランキングパルスを含み、そのなかで水平同期パルスの
振幅を測定する場合の測定方法を説明する。加算器出力
端子２５から得られた複合同期信号をサンプル／ホール
ド回路２に印加し、あわせてサンプリングパルス発生器
３より複合同期信号と同期がとれ、かつ水平同期パルス
の測定ポイントに設定したパルスをサンプル／ホールド
回路２のサンプリングパルス入力端子４へ供給すること
により、サンプル／ホールド出力端子５に水平同期パル
スの振幅電圧を保持（ホールド）した直流電圧が取り出
され、この電圧を直流電圧計６で測定する。
ランキングパルスを含み、そのなかで水平同期パルスの
振幅を測定する場合の測定方法を説明する。加算器出力
端子２５から得られた複合同期信号をサンプル／ホール
ド回路２に印加し、あわせてサンプリングパルス発生器
３より複合同期信号と同期がとれ、かつ水平同期パルス
の測定ポイントに設定したパルスをサンプル／ホールド
回路２のサンプリングパルス入力端子４へ供給すること
により、サンプル／ホールド出力端子５に水平同期パル
スの振幅電圧を保持（ホールド）した直流電圧が取り出
され、この電圧を直流電圧計６で測定する。
【０００５】図６は、複合同期信号（水平同期パルスと
ブランキンパルスを含む）とサンプル／ホールド回路２
へ供給するサンプリングパルスとサンプル／ホールド出
力端子５の出力電圧のタイミングを示す。図６から明ら
かなように、複合同期信号の測定ａ点（水平同期パルス
の振幅Ｖo）にサンプリングパルスを設定すると、サン
プル／ホールド回路２の出力端子５に得られる出力電圧
は、Ｖoに保持された直流電圧となる。
ブランキンパルスを含む）とサンプル／ホールド回路２
へ供給するサンプリングパルスとサンプル／ホールド出
力端子５の出力電圧のタイミングを示す。図６から明ら
かなように、複合同期信号の測定ａ点（水平同期パルス
の振幅Ｖo）にサンプリングパルスを設定すると、サン
プル／ホールド回路２の出力端子５に得られる出力電圧
は、Ｖoに保持された直流電圧となる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
サンプル／ホールド回路を用いた方法では、図６に示す
複合同期信号において、水平同期パルス幅が非常に狭い
場合（たとえば１２５×１０-9秒）である場合、サンプ
リングパルスの幅も同様に１２５×１０-9秒よりさらに
狭くしなければならない。すなわち、応答速度がきわめ
て速いサンプル／ホールド回路が必要であり、一般的に
使用されるサンプル／ホールド素子を用いた回路では、
測定が不可能である。さらに、サンプル／ホールド回路
は、出力にオフセット電圧等が生じるため、測定精度向
上の妨げとなる。
サンプル／ホールド回路を用いた方法では、図６に示す
複合同期信号において、水平同期パルス幅が非常に狭い
場合（たとえば１２５×１０-9秒）である場合、サンプ
リングパルスの幅も同様に１２５×１０-9秒よりさらに
狭くしなければならない。すなわち、応答速度がきわめ
て速いサンプル／ホールド回路が必要であり、一般的に
使用されるサンプル／ホールド素子を用いた回路では、
測定が不可能である。さらに、サンプル／ホールド回路
は、出力にオフセット電圧等が生じるため、測定精度向
上の妨げとなる。
【０００７】本発明は、上記課題を解決するものであ
り、簡単な回路構成で、かつ容易に試験できる複合同期
信号発生回路を内蔵した半導体集積回路装置の試験装置
を提供することを目的とする。
り、簡単な回路構成で、かつ容易に試験できる複合同期
信号発生回路を内蔵した半導体集積回路装置の試験装置
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、サンプル／ホールド回路のかわりに複合
同期信号の立ち上がり、もしくは立ち下がりと同じタイ
ミングで、クロックパルス発生器に含まれる発振子の動
作を停止させる機能を持つクロックパルス停止信号発生
回路を有して、振幅測定等の試験を行うようにしたもの
である。
成するために、サンプル／ホールド回路のかわりに複合
同期信号の立ち上がり、もしくは立ち下がりと同じタイ
ミングで、クロックパルス発生器に含まれる発振子の動
作を停止させる機能を持つクロックパルス停止信号発生
回路を有して、振幅測定等の試験を行うようにしたもの
である。
【０００９】
【作用】本発明は、上記した構成により、クロックパル
ス発生器に含まれる発振子の動作をクロックパルス停止
信号を発生させてストップさせるため、被試験複合同期
信号発生回路から複合同期信号の振幅に相当した、直流
電圧計で測定可能な直流電圧が出力される。
ス発生器に含まれる発振子の動作をクロックパルス停止
信号を発生させてストップさせるため、被試験複合同期
信号発生回路から複合同期信号の振幅に相当した、直流
電圧計で測定可能な直流電圧が出力される。
【００１０】
【実施例】図１は本発明の一実施例における水平同期パ
ルスとブランキングパルスを含む複合同期信号の振幅を
測定するための試験装置のブロック図である。
ルスとブランキングパルスを含む複合同期信号の振幅を
測定するための試験装置のブロック図である。
【００１１】この試験装置は、被試験複合同期信号発生
回路１、クロックパルス停止信号発生回路７、直流電圧
発生源８、直流電圧計６、およびリレー９等で構成され
る。
回路１、クロックパルス停止信号発生回路７、直流電圧
発生源８、直流電圧計６、およびリレー９等で構成され
る。
【００１２】被試験複合同期信号発生回路１において、
リレー９がオフの時、クロックパルス発生器出力端子２
６のクロックパルス（通常４.０ＭＨｚ）を、分周回路
２３の分周器２３−１、２３−２の入力とし、分周回路
出力端子２７、２８よりブランキングパルス、水平同期
パルスにそれぞれ変換して取り出し、さらにそれらを次
段の加算器２４に供給し、この加算器２４の出力である
複合同期信号を出力端子２５より取り出す。クロックパ
ルス停止信号発生回路７は、コンパレータ５１、エクス
クルーシブＯＲ回路５２、および、Ｄフリップフロップ
回路からなるラッチ回路５３を内蔵し、直流電圧発生源
８の電圧と被試験複合同期信号発生回路１の加算器出力
端子２５より得られた複合同期信号を入力とし、高速ス
イッチングが可能な半導体スイッチで構成されたリレー
９をオンさせるクロックパルス停止信号を発生する。
リレー９がオフの時、クロックパルス発生器出力端子２
６のクロックパルス（通常４.０ＭＨｚ）を、分周回路
２３の分周器２３−１、２３−２の入力とし、分周回路
出力端子２７、２８よりブランキングパルス、水平同期
パルスにそれぞれ変換して取り出し、さらにそれらを次
段の加算器２４に供給し、この加算器２４の出力である
複合同期信号を出力端子２５より取り出す。クロックパ
ルス停止信号発生回路７は、コンパレータ５１、エクス
クルーシブＯＲ回路５２、および、Ｄフリップフロップ
回路からなるラッチ回路５３を内蔵し、直流電圧発生源
８の電圧と被試験複合同期信号発生回路１の加算器出力
端子２５より得られた複合同期信号を入力とし、高速ス
イッチングが可能な半導体スイッチで構成されたリレー
９をオンさせるクロックパルス停止信号を発生する。
【００１３】図２は、クロックパルスと、このクロック
パルスを変換したブランキングパルス及び水平同期パル
スと、これらのパルスを加算した複合同期信号のタイミ
ングとを示している。
パルスを変換したブランキングパルス及び水平同期パル
スと、これらのパルスを加算した複合同期信号のタイミ
ングとを示している。
【００１４】この複合同期信号を図３（Ａ）に示す波形
とし、水平同期パルス振幅（Ｖ0）の測定方法について
説明する。図３の波形（Ａ）に示すスレシュホールド電
圧（ｂ）と同電圧を図１の直流電圧発生源８で設定し
て、それをコンパレータ５１の（＋）入力とする。コン
パレータ５１の（−）入力端には加算器出力端子２５が
接続されて複合同期信号が供給される。さらに、複合同
期信号の水平同期パルスの立ち上がり（図３波形（Ａ）
のＣ点）でトリガがかかるように、エクスクルーシブＯ
Ｒ回路５２の入力端子５４にコントロ−ル信号を印加す
ることで、クロックパルス停止信号発生回路７の出力端
子５５からは、図３に示すクロックパルス停止信号
（Ｂ）が現れる。このクロックパルス停止信号（Ｂ）で
リレー９をオンにし、水晶発振子２１をアースに接続す
ることにより発振を止める。なお、ここでは水晶発振子
２１をアースに接続して発振を止めているが、低インピ
−ダン源（ＶCC等）に接続しても発振が止まることは言
うまでもないことである。
とし、水平同期パルス振幅（Ｖ0）の測定方法について
説明する。図３の波形（Ａ）に示すスレシュホールド電
圧（ｂ）と同電圧を図１の直流電圧発生源８で設定し
て、それをコンパレータ５１の（＋）入力とする。コン
パレータ５１の（−）入力端には加算器出力端子２５が
接続されて複合同期信号が供給される。さらに、複合同
期信号の水平同期パルスの立ち上がり（図３波形（Ａ）
のＣ点）でトリガがかかるように、エクスクルーシブＯ
Ｒ回路５２の入力端子５４にコントロ−ル信号を印加す
ることで、クロックパルス停止信号発生回路７の出力端
子５５からは、図３に示すクロックパルス停止信号
（Ｂ）が現れる。このクロックパルス停止信号（Ｂ）で
リレー９をオンにし、水晶発振子２１をアースに接続す
ることにより発振を止める。なお、ここでは水晶発振子
２１をアースに接続して発振を止めているが、低インピ
−ダン源（ＶCC等）に接続しても発振が止まることは言
うまでもないことである。
【００１５】このとき、クロックパルス発生器出力端子
２６の出力波形は、図３（Ｃ）のように、クロックパル
ス停止信号と同タイミングでストップするため、被試験
複合同期信号発生回路１の加算器出力端子２５には、図
３（Ｄ）の波形の出力信号が現れ、図３（Ａ）に示した
Ｖ0レベルと同電位を維持した状態になる。したがっ
て、この電圧を直流電圧計６で測定することにより、複
合同期信号の水平同期パルス振幅試験を可能とする。
２６の出力波形は、図３（Ｃ）のように、クロックパル
ス停止信号と同タイミングでストップするため、被試験
複合同期信号発生回路１の加算器出力端子２５には、図
３（Ｄ）の波形の出力信号が現れ、図３（Ａ）に示した
Ｖ0レベルと同電位を維持した状態になる。したがっ
て、この電圧を直流電圧計６で測定することにより、複
合同期信号の水平同期パルス振幅試験を可能とする。
【００１６】さらに、図４（Ａ）に示すような波形の複
合同期信号のブランキングパルス振幅Ｖ1を測定する場
合も、同様に、上述した方法を用いれば容易に試験をす
ることができる。
合同期信号のブランキングパルス振幅Ｖ1を測定する場
合も、同様に、上述した方法を用いれば容易に試験をす
ることができる。
【００１７】すなわち、直流電圧発生源８の出力電圧を
スレシュホールド電圧（ｄ）と同電圧に設定してコンパ
レータ５１の（＋）入力とし、同じくコンパレータ５１
の（−）入力端には加算器出力端子２５に得られる複合
同期信号を供給して、エクスクルーシブＯＲ回路入力端
子５４を図４（Ａ）の波形のｅ点でトリガがかかるよう
にコントロ−ルしたならば、クロックパルス停止信号発
生回路出力端子５５、クロックパルス発生器出力端子２
６、被試験複合同期信号発生回路７の出力の波形は、そ
れぞれ図４（Ｂ）、（Ｃ）、（Ｄ）に示したとおりにな
り、加算器出力端子２５に得られる図４（Ｄ）の波形の
電圧を直流電圧計６で読み込むことにより、複合同期信
号のブランキングパルス振幅Ｖ1の測定が可能になる。
スレシュホールド電圧（ｄ）と同電圧に設定してコンパ
レータ５１の（＋）入力とし、同じくコンパレータ５１
の（−）入力端には加算器出力端子２５に得られる複合
同期信号を供給して、エクスクルーシブＯＲ回路入力端
子５４を図４（Ａ）の波形のｅ点でトリガがかかるよう
にコントロ−ルしたならば、クロックパルス停止信号発
生回路出力端子５５、クロックパルス発生器出力端子２
６、被試験複合同期信号発生回路７の出力の波形は、そ
れぞれ図４（Ｂ）、（Ｃ）、（Ｄ）に示したとおりにな
り、加算器出力端子２５に得られる図４（Ｄ）の波形の
電圧を直流電圧計６で読み込むことにより、複合同期信
号のブランキングパルス振幅Ｖ1の測定が可能になる。
【００１８】このように本実施例によれば、図３（Ｂ）
または図４（Ｂ）のクロックパルス停止信号のタイミン
グは、クロックパルス停止信号発生回路７のコンパレー
タ５１に印加する直流電圧発生源８の出力電圧、及びエ
クスクルーシブＯＲ回路入力端子５４に供給するコント
ロール信号で制御できるため、複合同期信号のパルス幅
がきわめて狭い場合でも正確に振幅を測定することがで
きる。
または図４（Ｂ）のクロックパルス停止信号のタイミン
グは、クロックパルス停止信号発生回路７のコンパレー
タ５１に印加する直流電圧発生源８の出力電圧、及びエ
クスクルーシブＯＲ回路入力端子５４に供給するコント
ロール信号で制御できるため、複合同期信号のパルス幅
がきわめて狭い場合でも正確に振幅を測定することがで
きる。
【００１９】
【発明の効果】本発明によれば、複合同期信号の立ち上
がり、もしくは立ち下がりと同じタイミングで、クロッ
クパルス発生器に含まれる発振子の動作を停止させる機
能を持つクロックパルス停止信号発生回路を備えて、振
幅測定等の試験を行うようにしているので、被試験複合
同期信号発生回路から複合同期信号の振幅に相当した直
流電圧が出力されるので、直流電圧計で測定することが
できる。したがって、きわめて簡易な方法で、しかも精
度よく複合同期信号発生回路を内蔵した半導体集積回路
装置の試験を行うことができる。
がり、もしくは立ち下がりと同じタイミングで、クロッ
クパルス発生器に含まれる発振子の動作を停止させる機
能を持つクロックパルス停止信号発生回路を備えて、振
幅測定等の試験を行うようにしているので、被試験複合
同期信号発生回路から複合同期信号の振幅に相当した直
流電圧が出力されるので、直流電圧計で測定することが
できる。したがって、きわめて簡易な方法で、しかも精
度よく複合同期信号発生回路を内蔵した半導体集積回路
装置の試験を行うことができる。
【図１】本発明の一実施例における半導体集積回路装置
の試験装置のブロック図
の試験装置のブロック図
【図２】本発明の一実施例における被試験複合同期信号
発生回路の各部波形とタイミングを示す図
発生回路の各部波形とタイミングを示す図
【図３】本発明の一実施例における各部波形とタイミン
グを示す図
グを示す図
【図４】本発明の一実施例における各部波形とタイミン
グを示す図
グを示す図
【図５】半導体集積回路装置の試験装置の従来例のブロ
ック図
ック図
【図６】従来例における各部波形とタイミングを示す図
１ 被試験複合同期信号発生回路 ２ サンプル／ホールド回路 ３ サンプリングパルス発生器 ４ サンプリングパルス入力端子 ５ サンプル／ホールド回路出力端子 ６ 直流電圧計 ７ クロックパルス停止信号発生回路 ８ 直流電圧発生源 ９ リレー ２１ 水晶発振子 ２２ クロックパルス発生器 ２３ 分周回路 ２４ 加算器 ２５ 加算器出力端子 ２６ クロックパルス発生器出力端子 ２７ 分周器２１−１の出力端子 ２８ 分周器２１−２の出力端子 ２９ 分周器２１−Ｎの出力端子 ５１ コンパレータ ５２ エクスクルーシブＯＲ回路 ５３ ラッチ回路 ５４ エクスクルーシブＯＲ回路入力端子 ５５ クロックパルス停止信号発生回路出力端子
Claims (1)
- 【請求項１】クロックパルス発生回路と、前記クロック
パルス発生回路からの出力を所定の周波数及びパルス幅
に変換する分周器を複数備えた分周回路と、前記分周回
路における前記分周器の各出力より得られたそれぞれの
パルス信号が順次印加される加算器を内蔵した半導体集
積回路装置において、前記加算器より発生する複合同期
信号の振幅の立ち上がり、もしくは立ち下がりと同タイ
ミングでクロックパルス停止信号を発生させて、前記ク
ロックパルス発生回路に含まれる発振子の発振動作を停
止させ、前記分周器に入力されるクロックパルスを止め
た状態で、前記加算器より発生する複合同期信号の振幅
測定を行うことを特徴とする半導体集積回路装置の試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231437A JP3032337B2 (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路装置の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231437A JP3032337B2 (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路装置の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0572242A true JPH0572242A (ja) | 1993-03-23 |
| JP3032337B2 JP3032337B2 (ja) | 2000-04-17 |
Family
ID=16923534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231437A Expired - Fee Related JP3032337B2 (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路装置の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3032337B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN119001411A (zh) * | 2024-10-25 | 2024-11-22 | 芯洲科技(北京)股份有限公司 | 窄脉冲测试方法、窄脉冲测试电路和ate测试系统 |
-
1991
- 1991-09-11 JP JP3231437A patent/JP3032337B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN119001411A (zh) * | 2024-10-25 | 2024-11-22 | 芯洲科技(北京)股份有限公司 | 窄脉冲测试方法、窄脉冲测试电路和ate测试系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3032337B2 (ja) | 2000-04-17 |
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