JPH0572770B2 - - Google Patents
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- Publication number
- JPH0572770B2 JPH0572770B2 JP58203091A JP20309183A JPH0572770B2 JP H0572770 B2 JPH0572770 B2 JP H0572770B2 JP 58203091 A JP58203091 A JP 58203091A JP 20309183 A JP20309183 A JP 20309183A JP H0572770 B2 JPH0572770 B2 JP H0572770B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- npn transistor
- transistor
- collector
- diode element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は集積回路装置に係り、特にIIL
（Integrated Injection Logic）型論理回路を内
蔵する集積回路において、消費電流を大きくする
ことなく、入力回路部での遅延を小さくすること
ができる集積回路装置に関するものである。
（Integrated Injection Logic）型論理回路を内
蔵する集積回路において、消費電流を大きくする
ことなく、入力回路部での遅延を小さくすること
ができる集積回路装置に関するものである。
従来の集積回路装置の一例を第１図に示し説明
すると、図において、R1，R2は抵抗、T1はNPN
トランジスタで、これらは入力回路部を形成して
おり、またPNPトランジスタT2とNPNトランジ
スタT3とでIIL型論理回路部の基本ゲートを形成
している。V1は入力信号、V2は上記入力回路部
の出力信号でありかつIIL型論理回路部の入力信
号である。また、Ｇは回路のGND・Ｇ端子（接
地）である。
すると、図において、R1，R2は抵抗、T1はNPN
トランジスタで、これらは入力回路部を形成して
おり、またPNPトランジスタT2とNPNトランジ
スタT3とでIIL型論理回路部の基本ゲートを形成
している。V1は入力信号、V2は上記入力回路部
の出力信号でありかつIIL型論理回路部の入力信
号である。また、Ｇは回路のGND・Ｇ端子（接
地）である。
そして、NPNトランジスタT1のコレクタは
PNPトランジスタT2のコレクタに接続されると
共にNPNトランジスタT3のベースに接続され、
NPNトランジスタT1のエミツタは回路の
GND・Ｇ端子に接続され、ベースは抵抗R1を介
して入力信号V1が印加される入力端子に接続さ
れると共に抵抗R2を介して回路のGND・Ｇ端子
に接続されている。また、PNPトランジスタT2
のエミツタは電源端子に接続され、ベースは回路
のGND・Ｇ端子に接続されている。また、NPN
トランジスタT3のコレクタはマルチコレクタに
形成され、そのエミツタは回路のGND・Ｇ端子
に接続されている。
PNPトランジスタT2のコレクタに接続されると
共にNPNトランジスタT3のベースに接続され、
NPNトランジスタT1のエミツタは回路の
GND・Ｇ端子に接続され、ベースは抵抗R1を介
して入力信号V1が印加される入力端子に接続さ
れると共に抵抗R2を介して回路のGND・Ｇ端子
に接続されている。また、PNPトランジスタT2
のエミツタは電源端子に接続され、ベースは回路
のGND・Ｇ端子に接続されている。また、NPN
トランジスタT3のコレクタはマルチコレクタに
形成され、そのエミツタは回路のGND・Ｇ端子
に接続されている。
このように構成された回路の動作を第２図を参
照して説明する。
照して説明する。
まず、IIL論理回路の入力しきい値電圧はNPN
トランジスタT3のベース・エミツタ間順方向電
圧降下（VBE）であり、通常0.6〜0.8V程度の値で
ある。そして、この入力しきい値電圧が低いた
め、論理入力レベルの“Ｌ”レベルを与えるため
の入力電圧は0.4V以下程度の値を与える必要があ
る。このため、通常、NPNトランジスタT1は飽
和動作をさせる。
トランジスタT3のベース・エミツタ間順方向電
圧降下（VBE）であり、通常0.6〜0.8V程度の値で
ある。そして、この入力しきい値電圧が低いた
め、論理入力レベルの“Ｌ”レベルを与えるため
の入力電圧は0.4V以下程度の値を与える必要があ
る。このため、通常、NPNトランジスタT1は飽
和動作をさせる。
つぎに、NPNトランジスタT1が飽和動作をす
るときに入力回路部の入出力遅延時間特性を示し
たのが第２図であり、図に示す遅延時間tON，tS，
tFのうち、遅延時間tSが特に大きい遅延時間を与
えるが、これはNPNトランジスタT1が飽和時に
そのNPNトランジスタT1のベース領域およびコ
レクタ領域に過剰な少数キヤリアが蓄積されるた
めである。
るときに入力回路部の入出力遅延時間特性を示し
たのが第２図であり、図に示す遅延時間tON，tS，
tFのうち、遅延時間tSが特に大きい遅延時間を与
えるが、これはNPNトランジスタT1が飽和時に
そのNPNトランジスタT1のベース領域およびコ
レクタ領域に過剰な少数キヤリアが蓄積されるた
めである。
そして、“Ｌ”レベルの出力電圧が0.4V以下と
いう条件下で、この遅延時間tSという蓄積遅れ時
間を小さくする手段として、NPNトランジスタ
T1のベース・コレクタ間が深い飽和にならない
ように、シヨツトキーバリヤーダイオード
（SBD）などでクランプするという手段がある。
いう条件下で、この遅延時間tSという蓄積遅れ時
間を小さくする手段として、NPNトランジスタ
T1のベース・コレクタ間が深い飽和にならない
ように、シヨツトキーバリヤーダイオード
（SBD）などでクランプするという手段がある。
しかしながら、このような手段は、集積回路の
製造上においては、特殊な調整や工程を追加する
ことになり、実用的ではない。
製造上においては、特殊な調整や工程を追加する
ことになり、実用的ではない。
本発明は以上の点に鑑み、このような問題を解
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は簡単な構成によつてIIL型集積
回路部と入力回路を結合するときに入力回路での
遅れを小さくすることができ、高速動作を必要と
するときに好適な集積回路装置を提供することに
ある。
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は簡単な構成によつてIIL型集積
回路部と入力回路を結合するときに入力回路での
遅れを小さくすることができ、高速動作を必要と
するときに好適な集積回路装置を提供することに
ある。
このような目的を達成するため、本発明は、集
積回路内で、IIL型の論理回路部と入力回路部と
を結合する際に、上記IIL型論理回路部のGNDレ
ベル電位をダイオード挿入という手段により持ち
上げて、見かけ上の入力しきい値電圧をVBE＋VF
（ただし、VFはIILのGNDとシステムのGNDとの
間に挿入されたダイオードの順方向電圧降下を示
す）とすることにより、入力回路部の回路構成を
非飽和形の回路とすることができ、飽和遅れ時間
（tS）による動作遅れを改善するようにしたもの
である。
積回路内で、IIL型の論理回路部と入力回路部と
を結合する際に、上記IIL型論理回路部のGNDレ
ベル電位をダイオード挿入という手段により持ち
上げて、見かけ上の入力しきい値電圧をVBE＋VF
（ただし、VFはIILのGNDとシステムのGNDとの
間に挿入されたダイオードの順方向電圧降下を示
す）とすることにより、入力回路部の回路構成を
非飽和形の回路とすることができ、飽和遅れ時間
（tS）による動作遅れを改善するようにしたもの
である。
以下、図面に基づき本発明の実施例を詳細に説
明する。
明する。
第３図は本発明による集積回路装置の一実施例
を示す回路図である。
を示す回路図である。
この第３図において第１図と同一符号のものは
相当部分を示し、R11，R12は抵抗、T11はNPN
トランジスタ、D1，D2はダイオードで、これら
は入力回路部を構成している。そして、第１図に
おけるのと同様に第１図のPNPトランジスタT2
に相当するPNPトランジスタT12と第１図の
NPNトランジスタT3に相当するNPNトランジ
スタT13とでIIL論理回路部を構成しているが、
PNPトランジスタT12のベースとNPNトランジ
スタT13のエミツタとは接続され、その接続点は
ダイオードD3を順方向に介して回路のGND・Ｇ
端子に接続されている。
相当部分を示し、R11，R12は抵抗、T11はNPN
トランジスタ、D1，D2はダイオードで、これら
は入力回路部を構成している。そして、第１図に
おけるのと同様に第１図のPNPトランジスタT2
に相当するPNPトランジスタT12と第１図の
NPNトランジスタT3に相当するNPNトランジ
スタT13とでIIL論理回路部を構成しているが、
PNPトランジスタT12のベースとNPNトランジ
スタT13のエミツタとは接続され、その接続点は
ダイオードD3を順方向に介して回路のGND・Ｇ
端子に接続されている。
つぎにこの第３図に示す実施例の動作を第４図
を参照して説明する。この第４図は第３図の実施
例における入力回路部の遅延時間特性を示したも
のである。
を参照して説明する。この第４図は第３図の実施
例における入力回路部の遅延時間特性を示したも
のである。
まず、NPNトランジスタT13のエミツタと回
路のGND・Ｇ端子間に、ダイオードD3が挿入さ
れているため、そのNPNトランジスタT13の入
力しきい値電圧（VTH）は、第１図に示す回路と
比較してダイオードD3の順方向電圧降下（VF）
分だけ持ち上がつている。
路のGND・Ｇ端子間に、ダイオードD3が挿入さ
れているため、そのNPNトランジスタT13の入
力しきい値電圧（VTH）は、第１図に示す回路と
比較してダイオードD3の順方向電圧降下（VF）
分だけ持ち上がつている。
つぎに、第３図の入力回路部で、NPNトラン
ジスタT11のコレクタ電圧（VO）の“Ｌ”レベル
は、ダイオードD2によりクランプされ、約0.7V
程度になつているが、NPNトランジスタT13の
入力しきい値電圧が約1.4V程度であるため、“Ｌ”
レベルとして、十分な電圧となつている。
ジスタT11のコレクタ電圧（VO）の“Ｌ”レベル
は、ダイオードD2によりクランプされ、約0.7V
程度になつているが、NPNトランジスタT13の
入力しきい値電圧が約1.4V程度であるため、“Ｌ”
レベルとして、十分な電圧となつている。
そして、この回路では、NPNトランジスタ
T11は飽和動作をしないので、第４図の動作波形
に示すように、遅延時間tSは０とみなすことがで
き、入力回路部での動作遅れを改善することがで
きる。
T11は飽和動作をしないので、第４図の動作波形
に示すように、遅延時間tSは０とみなすことがで
き、入力回路部での動作遅れを改善することがで
きる。
以上の説明から明らかなように、本発明によれ
ば、複雑な手段を用いることなく、非飽和形の入
力回路形式を使用できるようにIIL論理回路全体
のGNDレベルを上げるという簡単な回路構成に
よつて、IIL論理回路部と入力回路部を結合する
ときに、入力回路での遅れを小さくすることがで
き、高速動作を必要とするときにその効果は極め
て大である。
ば、複雑な手段を用いることなく、非飽和形の入
力回路形式を使用できるようにIIL論理回路全体
のGNDレベルを上げるという簡単な回路構成に
よつて、IIL論理回路部と入力回路部を結合する
ときに、入力回路での遅れを小さくすることがで
き、高速動作を必要とするときにその効果は極め
て大である。
第１図は従来の集積回路装置の一例を示す回路
図、第２図は第１図の動作説明に供する入力回路
部の遅延時間特性を示す動作波形図、第３図は本
発明による集積回路装置の一実施例を示す回路
図、第４図は第３図の動作説明に供する入力回路
部の遅延時間特性を示す動作波形図である。 T11，T13……NPNトランジスタ、T12……
PNPトランジスタ、R11，R12……抵抗、D1〜D3
……ダイオード。
図、第２図は第１図の動作説明に供する入力回路
部の遅延時間特性を示す動作波形図、第３図は本
発明による集積回路装置の一実施例を示す回路
図、第４図は第３図の動作説明に供する入力回路
部の遅延時間特性を示す動作波形図である。 T11，T13……NPNトランジスタ、T12……
PNPトランジスタ、R11，R12……抵抗、D1〜D3
……ダイオード。
Claims (1)
- １ 入力信号が供給される入力ノードにアノード
が接続された第１のダイオード素子と、前記入力
ノードにアノードが接続される第２のダイオード
素子と、ベースが前記第１のダイオード素子のカ
ソードに接続され、コレクタが前記第２のダイオ
ード素子のカソードに接続され、エミツタが接地
ノードに接続されて非飽和領域で動作する第１の
NPNトランジスタとを有した入力回路部と、エ
ミツタが電源電位ノードに接続され、コレクタが
前記第１のNPNトランジスタのコレクタに接続
さたPNPトランジスタと、ベースがこのPNPト
ランジスタのコレクタに接続されるとともにエミ
ツタが前記PNPトランジスタのベースに接続さ
れた第２のNPNトランジスタとを有したIIL論理
回路部と、前記第２のNPNトランジスタのエミ
ツタと前記接地ノードとの間に接続され、前記第
２のNPNトランジスタのエミツタ電位を接地電
位から持ち上げるためのダイオード素子を備えた
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203091A JPS6093823A (ja) | 1983-10-27 | 1983-10-27 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203091A JPS6093823A (ja) | 1983-10-27 | 1983-10-27 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6093823A JPS6093823A (ja) | 1985-05-25 |
| JPH0572770B2 true JPH0572770B2 (ja) | 1993-10-13 |
Family
ID=16468217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203091A Granted JPS6093823A (ja) | 1983-10-27 | 1983-10-27 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093823A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621362A (en) * | 1979-07-28 | 1981-02-27 | Nec Corp | Semiconductor integrated circuit device |
-
1983
- 1983-10-27 JP JP58203091A patent/JPS6093823A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6093823A (ja) | 1985-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |