JPS6020556A - 半導体インタ−フエ−ス装置 - Google Patents
半導体インタ−フエ−ス装置Info
- Publication number
- JPS6020556A JPS6020556A JP58128362A JP12836283A JPS6020556A JP S6020556 A JPS6020556 A JP S6020556A JP 58128362 A JP58128362 A JP 58128362A JP 12836283 A JP12836283 A JP 12836283A JP S6020556 A JPS6020556 A JP S6020556A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- iil
- bipolar
- collector
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は注入形バイポーラ論理回路（以下ＩＩＬと記す
。）の出力を、通常のバイポーラトランジスタへ供給す
るにあたり、両回路間に介在させる半導体インターフェ
ース装置に関するものである。
。）の出力を、通常のバイポーラトランジスタへ供給す
るにあたり、両回路間に介在させる半導体インターフェ
ース装置に関するものである。
従来例の構成とその問題点
ＩＩＬは、バイポーラ半導体集積回路に、高集積化、な
らびに低電力化をもたらすのみならず、同一半導体基板
中へ、ＩＩＬと通常のバイポーラトランジスタ回路の双
方を作り込むことが出来るなど、幾多の利点を有してい
る。
らびに低電力化をもたらすのみならず、同一半導体基板
中へ、ＩＩＬと通常のバイポーラトランジスタ回路の双
方を作り込むことが出来るなど、幾多の利点を有してい
る。
ところでＩＩＬと通常のバイポーラトランジスタ回路と
を単一の半導体基板内に集積化し、大きな信号を取り扱
うには、ＩＩＬの出力端子と、バイポーラトランジスタ
回路の入力端子と全接続し、ＩＩＬの出力信号を、バイ
ポーラトランジスタ回路で増幅するインターフェース回
路が必要である。
を単一の半導体基板内に集積化し、大きな信号を取り扱
うには、ＩＩＬの出力端子と、バイポーラトランジスタ
回路の入力端子と全接続し、ＩＩＬの出力信号を、バイ
ポーラトランジスタ回路で増幅するインターフェース回
路が必要である。
かかる事情は、高集積化された１、ＩＬ回路では低消費
電力にしたいため、１ゲート当りのインジェクタ電流を
下げるために、ＩＩＬのインバータトランジスタのベー
ス電流が小さく、かつ、ＩＩＬは通常のバイポーラトラ
ンジスタのエミッタ、コレクタをそれぞれコレクタ、エ
ミッタとして用いる・いわゆる逆形トランジスタであり
電流増幅率が低く、電流引込み能力が小さいことに関係
している。
電力にしたいため、１ゲート当りのインジェクタ電流を
下げるために、ＩＩＬのインバータトランジスタのベー
ス電流が小さく、かつ、ＩＩＬは通常のバイポーラトラ
ンジスタのエミッタ、コレクタをそれぞれコレクタ、エ
ミッタとして用いる・いわゆる逆形トランジスタであり
電流増幅率が低く、電流引込み能力が小さいことに関係
している。
従来インターフェース回路として用いられてぃるひとつ
の回路例は、第１図に示すように、ＩＩＬのインバータ
トランジスタ１のコレクタが、バイポーラＮＰＮ）ラン
ラスタ２０ベースに接続されており、出力全トランジス
タ２のコレクタから端子３を通してとり出すものである
。ここにＰＮＰトランジスタ４は、前記インバータトラ
ンジスタ１ヘベース電流を供給するだめのインジェクタ
トランジスタ、５は電源端子、６は前記トランジスタ２
０ベース電流供給抵抗、７は入力端子、抵抗８はインジ
ェクタ電流制限抵抗、９は出力負荷抵抗である。
の回路例は、第１図に示すように、ＩＩＬのインバータ
トランジスタ１のコレクタが、バイポーラＮＰＮ）ラン
ラスタ２０ベースに接続されており、出力全トランジス
タ２のコレクタから端子３を通してとり出すものである
。ここにＰＮＰトランジスタ４は、前記インバータトラ
ンジスタ１ヘベース電流を供給するだめのインジェクタ
トランジスタ、５は電源端子、６は前記トランジスタ２
０ベース電流供給抵抗、７は入力端子、抵抗８はインジ
ェクタ電流制限抵抗、９は出力負荷抵抗である。
かかる構成で、入力端子７により、インバータトランジ
スタ１を導通、及びしゃ断状態にするに対応して、ＮＰ
Ｎトランジスタ２は、しゃ断及び導通状態と動作するの
であるが、ＮＰＮ）ランジスタ２をしゃ断状態とするに
は、導通状態にあるインバータトランジスタ１のコレク
タ電圧を、バイポーラＮＰＮ トランジスタ２０ベース
、エミッタ間順方向立上り電圧よりも低くしなければな
らず、前述したようにインバータトランジスタ１の電流
引込み能力が小さいため、抵抗６に制限が課せられる。
スタ１を導通、及びしゃ断状態にするに対応して、ＮＰ
Ｎトランジスタ２は、しゃ断及び導通状態と動作するの
であるが、ＮＰＮ）ランジスタ２をしゃ断状態とするに
は、導通状態にあるインバータトランジスタ１のコレク
タ電圧を、バイポーラＮＰＮ トランジスタ２０ベース
、エミッタ間順方向立上り電圧よりも低くしなければな
らず、前述したようにインバータトランジスタ１の電流
引込み能力が小さいため、抵抗６に制限が課せられる。
例えば電源端子５の電圧が６ｖで、インバータトランジ
スタ１のコレクタ電流が５ｖで、インバータトランジス
タ１のコレクタ電流が１０ｔｔ Ａであるとすると、抵
抗６の値は５００にΩ程度より大きな値としなければな
らず、このように大きな抵抗値を作り込むには、大きな
基板面積が必要であり、高集積化、及び製造の面からみ
て、実用性に之しいものであった。
スタ１のコレクタ電流が５ｖで、インバータトランジス
タ１のコレクタ電流が１０ｔｔ Ａであるとすると、抵
抗６の値は５００にΩ程度より大きな値としなければな
らず、このように大きな抵抗値を作り込むには、大きな
基板面積が必要であり、高集積化、及び製造の面からみ
て、実用性に之しいものであった。
今一つの従来例は、第２図に示すとと（ＩＩＬインバー
タトランジスタ１のコレクタが、バイポーラＰＮＰ ）
ランラスタ２１０ベースに接続されており、出力１．（
Ｐ Ｎ Ｐ ）ランジスタ２１のエミッタからとり出す
ものである。入力端子７によりインバータトランジスタ
、Ｉを導通及びしゃ断状態にするに応じて、ＰＮＰ ）
ランジスタ２１は導通、及びしゃ断状態となるのである
。
タトランジスタ１のコレクタが、バイポーラＰＮＰ ）
ランラスタ２１０ベースに接続されており、出力１．（
Ｐ Ｎ Ｐ ）ランジスタ２１のエミッタからとり出す
ものである。入力端子７によりインバータトランジスタ
、Ｉを導通及びしゃ断状態にするに応じて、ＰＮＰ ）
ランジスタ２１は導通、及びしゃ断状態となるのである
。
ところで、この例では第１図で示された抵抗６に相当す
るベース電流供給用抵抗は不要であるため、第１図の例
のような不都合は存在しないのであるが、出力電圧振幅
を大きくとりたい場合、電源端子５の電圧を高くとらな
ければならず、二つのトランジスタがしゃ断状態にある
ときには、インバータトランジスタ１のコレクタには電
源電圧が印加される。よく知られているように、ＩＩＬ
のインバータトランジスタ１は逆形トランジスタである
ため、エミッタ、コレクタのブレークダウン電圧が約５
ｖと低く、第２図のごとき回路構成では、約５ｖぐらい
の出力振幅しかとれないという欠点を有していた。
るベース電流供給用抵抗は不要であるため、第１図の例
のような不都合は存在しないのであるが、出力電圧振幅
を大きくとりたい場合、電源端子５の電圧を高くとらな
ければならず、二つのトランジスタがしゃ断状態にある
ときには、インバータトランジスタ１のコレクタには電
源電圧が印加される。よく知られているように、ＩＩＬ
のインバータトランジスタ１は逆形トランジスタである
ため、エミッタ、コレクタのブレークダウン電圧が約５
ｖと低く、第２図のごとき回路構成では、約５ｖぐらい
の出力振幅しかとれないという欠点を有していた。
発明の目的
本発明は上記従来例にみられる不都合、欠点全解決すべ
く成された工ＩＬとバイポーラトランジスタの半導体イ
ンターフェース装置全提供せんとするものであります。
く成された工ＩＬとバイポーラトランジスタの半導体イ
ンターフェース装置全提供せんとするものであります。
発明の構成
本発明は、要約するに、前段の注入形バイポーラ論理回
路素子とともにＮ型基板上に選択的に形成された注入用
Ｐ壁領域、および前記Ｐ壁領域に対向する関係で、前記
Ｎ型基板上に選択的に形成され、かつ、前記注入形バイ
ポーラ論理回路素子のコレクタと後段のバイポーラＮＰ
Ｎ）ランジスタのベースとに電気的接続されたＰ型領域
全そなえた半導体インターフェース装置であり、これに
より、簡素な構成で電圧振幅の大きな出力信号を得るこ
とが可能である。
路素子とともにＮ型基板上に選択的に形成された注入用
Ｐ壁領域、および前記Ｐ壁領域に対向する関係で、前記
Ｎ型基板上に選択的に形成され、かつ、前記注入形バイ
ポーラ論理回路素子のコレクタと後段のバイポーラＮＰ
Ｎ）ランジスタのベースとに電気的接続されたＰ型領域
全そなえた半導体インターフェース装置であり、これに
より、簡素な構成で電圧振幅の大きな出力信号を得るこ
とが可能である。
実施例の説明
第３図は、この発明の一実施例であるインターフェース
回路を構成する半導体装置の断面図であり、１０１，１
０２．１０３はＮ型基板１００士に形成されたＰ壁領域
で、１０１ばＩＩＬのインジェクタとなる領域、１０３
はインバータトランジスタのベース領域、１０４，１０
５ば１０３内に形成されたＩＩＬのコレクタとなるＮ型
領域である。まだ、１０２は、ＩＩＬのコレクタ１０４
及びバイポーラトランジスタ１０６のベースにＮ気的に
接続されるＰ壁領域、１０７は電源端子、１０８にＬ出
力端子、１０９はトランジスタ１０６のコレクタに接続
される負荷抵抗、１１０１−Ｊ：インジェクタ端子であ
る。
回路を構成する半導体装置の断面図であり、１０１，１
０２．１０３はＮ型基板１００士に形成されたＰ壁領域
で、１０１ばＩＩＬのインジェクタとなる領域、１０３
はインバータトランジスタのベース領域、１０４，１０
５ば１０３内に形成されたＩＩＬのコレクタとなるＮ型
領域である。まだ、１０２は、ＩＩＬのコレクタ１０４
及びバイポーラトランジスタ１０６のベースにＮ気的に
接続されるＰ壁領域、１０７は電源端子、１０８にＬ出
力端子、１０９はトランジスタ１０６のコレクタに接続
される負荷抵抗、１１０１−Ｊ：インジェクタ端子であ
る。
ＩＩＬ部分と、バイポーラトランジスタによる増幅回路
のインターフェースを成す本半導体装置の実施例を、第
３図を用いて説明する。
のインターフェースを成す本半導体装置の実施例を、第
３図を用いて説明する。
即ち、インジェクタ１０１より基板１００に注入されだ
正孔は、領域１０２に集められる。
正孔は、領域１０２に集められる。
登坂りｉ／ｉ：ＩＩＬインバータトランジスタが導通状
状であると、領域１０２に集められた電流は、インバー
タトランジスタのコレクタに吸い込凍れ、バイポーラト
ランジスタ１０６はしゃ断状態となり、出力端子１０Ｂ
の電圧は電源電圧と同程度になる。電源電圧は、バイポ
ーラトランジスタ１０６のコレクタ、エミッタ間ブレー
クダウン電圧まで許容することが可能である。逆にイン
バータトランジスタがしゃ断状態であれば、領域１０２
に集められた電流は、トランジスタ１０６のベース電流
となり、これを導通状態とし、出力端子１０８はトラン
ジスタ１０６の飽和電圧となる。このときＩＩＬのコレ
クタ１０４にはバイポーラトランジスタ１０６の順方向
ベース、エミ、り間電圧程度が印加されるだけであり、
インバータトランジスタがブレークダウンを起すことは
ない。
状であると、領域１０２に集められた電流は、インバー
タトランジスタのコレクタに吸い込凍れ、バイポーラト
ランジスタ１０６はしゃ断状態となり、出力端子１０Ｂ
の電圧は電源電圧と同程度になる。電源電圧は、バイポ
ーラトランジスタ１０６のコレクタ、エミッタ間ブレー
クダウン電圧まで許容することが可能である。逆にイン
バータトランジスタがしゃ断状態であれば、領域１０２
に集められた電流は、トランジスタ１０６のベース電流
となり、これを導通状態とし、出力端子１０８はトラン
ジスタ１０６の飽和電圧となる。このときＩＩＬのコレ
クタ１０４にはバイポーラトランジスタ１０６の順方向
ベース、エミ、り間電圧程度が印加されるだけであり、
インバータトランジスタがブレークダウンを起すことは
ない。
発明の効果
本発明によれば、ＩＩＬインバータトランジスタの耐圧
にもとづく問題、高抵抗値による集積回路のチップ占有
面積増大等の不都合をもたらすことなく、単純な構成で
ＩＩＬ回路部分の小信号をバイポーラ回路部分で大信号
に変換できるのであり・設ｉｔの容易さを含めて、すこ
ぶる利用価値の大きな半導体インターフェース装置の捺
供が可能となるのである。
にもとづく問題、高抵抗値による集積回路のチップ占有
面積増大等の不都合をもたらすことなく、単純な構成で
ＩＩＬ回路部分の小信号をバイポーラ回路部分で大信号
に変換できるのであり・設ｉｔの容易さを含めて、すこ
ぶる利用価値の大きな半導体インターフェース装置の捺
供が可能となるのである。
第１図及び第２図は従来のＩＩＬ回路部分とバイポーラ
トランジスタ回路部分のインターフェース回路図、第３
図は本発明の実施例を示す断面図である。 １００・・・・・・Ｎ型基板、１０１・・・・・・イン
ジェクタ領域、１．０２・・・・・Ｐ壁領域、１０３・
・・・・・エエＬペース領域、１０４，１０５ ・・・
・ＩＩＬコレクタ領域、１０７・・・・・・電源端子、
１０８・・・・出力端子、１０６・・・・・バイポ〜う
ＮＰＮ）ランジスタ、−〇９・・・・・・出力負荷抵抗
、１１０・・・・・インジェクタ端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名。
トランジスタ回路部分のインターフェース回路図、第３
図は本発明の実施例を示す断面図である。 １００・・・・・・Ｎ型基板、１０１・・・・・・イン
ジェクタ領域、１．０２・・・・・Ｐ壁領域、１０３・
・・・・・エエＬペース領域、１０４，１０５ ・・・
・ＩＩＬコレクタ領域、１０７・・・・・・電源端子、
１０８・・・・出力端子、１０６・・・・・バイポ〜う
ＮＰＮ）ランジスタ、−〇９・・・・・・出力負荷抵抗
、１１０・・・・・インジェクタ端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名。
Claims (1)
- 前段の注入形バイポーラ論理回路素子とともにＮ型基板
上に選択的に形成された注入用Ｐ型頭域および前記Ｐ型
頭域に対向する関係で、前記Ｎ型基板上に選択的に形成
され、かつ、前記注入形バイポーラ論理回路素子のコレ
クタと後段のバイポーラＮＰＮ トランジスタのベース
とに電気的接続されたＰ型頭域をそなえた半導体インタ
ーフェース装置、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128362A JPS6020556A (ja) | 1983-07-13 | 1983-07-13 | 半導体インタ−フエ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128362A JPS6020556A (ja) | 1983-07-13 | 1983-07-13 | 半導体インタ−フエ−ス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020556A true JPS6020556A (ja) | 1985-02-01 |
Family
ID=14982940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128362A Pending JPS6020556A (ja) | 1983-07-13 | 1983-07-13 | 半導体インタ−フエ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459396B2 (en) | 2000-04-24 | 2002-10-01 | Sharp Kabushiki Kaisha | Electric current switch circuit and D/A converter using same |
-
1983
- 1983-07-13 JP JP58128362A patent/JPS6020556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459396B2 (en) | 2000-04-24 | 2002-10-01 | Sharp Kabushiki Kaisha | Electric current switch circuit and D/A converter using same |
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