JPH0572790B2 - - Google Patents
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- JPH0572790B2 JPH0572790B2 JP58001071A JP107183A JPH0572790B2 JP H0572790 B2 JPH0572790 B2 JP H0572790B2 JP 58001071 A JP58001071 A JP 58001071A JP 107183 A JP107183 A JP 107183A JP H0572790 B2 JPH0572790 B2 JP H0572790B2
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Description
〔産業上の利用分野〕
本発明は、高速フアクシミリで国際規格として
定められたMH符号（Modified Huffman
Code）及びMR符号（Modified READ）の符号
化及び復号化を行う装置に関する。 〔従来の技術〕 第１図は、フアクシミリの概略を示すブロツク
図である。フアクシミリでは、読取部１０００に
よつて原稿を走査し、画像（Vldeo Data：VD）
信号を生成する。画像信号（以下、画像信号
VD、または単にVDという。）は、符号化復号化
装置２０００によつて符号（Code Word）に変
換され、さらに変復調装置３０００によつて伝送
路帯域の周波数に変換され、網制御装置４０００
を介して伝送回線上に送信される。受信側では、
上記と逆の手続きで、符号から画像信号に変換
し、記録部５０００にてハードコピーを得る。第
１図では全体を制御する制御部（通常はマイクロ
コンピユータが用いられる）の説明を省略してい
る。 画像電子学会誌‘77，Vol6，No.３及び‘78，
Vol7，No.１や画像電子学会誌“80，Vol9，No.１
等の文献に記載があるように、符号化復号化装置
２０００では、国際規格のMH符号及びMR符号
が用いられることが多い。 MH符号は、同一走査ライン上における２つの
となり合つたビツト変化点（画素の色、例えば白
か黒かが変化する点）の間のビツト長の距離
（Run Length：RL）を“符号”として変換する
ものである。MR符号は、となり合つた２つのラ
イン上のビツト変化点を求め、すでに符号化して
伝送したライン（参照ライン）と、今符号化しよ
うとしているライン（符号化ライン）との変化点
の相対的なビツト位置の差を“符号”として変換
するものである。従来の符号化復号化装置は、符
号化時には画像信号の１ビツトを１ワードとして
記憶するメモリを複数ライン分用意し、シリアル
にメモリを走査して変化点を求めていた。また、
復号化時には、RLからカウンタ等を用いてシリ
アルに画像信号を復元していた。 〔発明が解決しようとする課題〕 このため、上記従来技術はハードウエア量が多
く、またメモリ等の高速動作が要求されるという
欠点があつた。また、MH符号及びMR符号は、
高度な符号化方式であるため、通常マイクロコン
ピユータによるソフトウエアとハードウエアとを
組み合わせて処理する構成としている。しかし、
ソフトウエアによる信号処理は低速であり、高速
に符号化するには処理速度に限界があつた。ま
た、ハードウエアだけで処理する構成とした場合
でも、そのハードウエアが大規模化し、またハー
ドウエアがその処理に専用化されるので柔軟性に
欠けるという問題があつた。さらに、マイクロコ
ンピユータのシステムバス上に画像信号記憶用の
メモリ（例えば、通常８ビツトが１ワードとな
る）を接続することにより、ハードウエア量を低
減したものもあるが、ワード内のビツト変化点
は、シリアルに検出するという手法を用いている
ため依然として高速化に問題が残つていた。 符号化復号化処理を処理する場合、処理すべき
画像の処理単位（画素、変化点、ライン、ペー
ジ）毎に分離し、分離したそれぞれの処理を処理
階層とすると、本発明と従来技術との違いは第２
図に示すようになる。 従来装置は、画像信号をシリアルに走査して変
化点を検出する画素単位の処理をハードウエアで
行い、変化点情報から符号を生成する変化点単位
以後の処理をマイクロコンピユータを用いたソフ
トウエアが分担する例が多い。この例では柔軟性
は高いけれどもマイクロコンピユータの負担が重
なり、高速な回線（例えば48Kb／ｓまたはそれ
以上の）には適用しずらいという問題があつた。 また、画像処理における符号化、復号化のアル
ゴリズムに軽微な変更を加えようとしてもハード
ウエアが専用化しているために困難であつたり、
マイクロコンピユータを用いたことによる特長
（例えばバス接続によるインターフエースの容易
性等）を活かした柔軟なシステム構築が困難であ
つたりして容易に拡張性を持たすことができなか
つた。 本発明の目的は、上記従来技術の問題点を解消
し、画像信号を高速に、符号化する符号化復号化
装置を提供することにある。 〔課題を解決するための手段〕 上記目的を達成するため、本発明は次の技術的
手段を採用したものである。 第１の発明は、 原稿を走査して得た画像信号を入力して符号化
し前記符号化した信号を出力するか、又は符号化
された信号を入力して画像信号に復号化する符号
化復号化装置において、 前記画像信号を複数ビツト単位に転送する第１
の信号バスと、前記第１の信号バスを介して前記
画像信号を入出力する手段と、 変化点を検出するために、前記複数ビツトを１
ワードとして、ワード単位に入力された入力信号
と、前記入力信号を反転する反転手段の出力及び
ラツチするラツチ手段とからのデータのうち１つ
を選択する選択回路と、 前記選択回路の出力をマスクするマスク手段
と、前記マスク手段の出力をラツチする前記ラツ
チ手段と、 前記ラツチ手段の出力から変化点のビツトアド
レスを検出し出力するアドレス検出手段とから構
成されている変化点検出手段と、 前記アドレス情報を用いて符号化信号を生成す
る符号化手段と、 前記符号化信号を複数ビツト単位に転送する第
２の信号バスと、 前記第２の信号バスを介して前記生成した符号
化信号を複数ビツト単位に出力する出力手段を有
することを特徴とする符号化復号化装置。（特許
請求の範囲第１項） 第２の発明は 原稿を走査して画像信号として出力する読み取
り手段と、前記画像信号を入力して符号化し、前
記符号化した信号を出力するか、又は符号化され
た信号を入力して画像信号に復号化し、複数ビツ
ト単位に前記画像信号を記憶する画像メモリに出
力する符号化復号化装置において、 複数ビツト単位に画像信号を転送する第１の信
号バスと、 前記画像メモリを制御する信号が転送される第
１の制御線と、 前記第１の信号バスと前記第１の制御線のイン
タフエイスを有し、 前記第１の信号バスを介して前記画像信号を複
数ビツト単位で符号化手段に入力する入力手段
と、 前記第１の制御線を介して前記画像メモリをア
クセスする信号を出力し、かつ前記複数ビツト単
位に入力された前記画像信号から変化点のアドレ
スを検出するため、ワード単位に入力されたデー
タを反転する反転手段と、 前記入力データと、前記入力データを反転させ
たデータ、及びラツチされたデータのうちの１つ
を選択する選択回路と、 前記選択回路の出力をマスクするマスク手段
と、 マスクされたデータをラツチする前記ラツチ手
段と、 前記ラツチ手段の出力から変化点のビツトアド
レスを検出し出力するアドレス検出手段とから構
成されている変化点検出手段と、 前記変化点アドレスを用いて符号化信号を生成
する符号化手段と、 前記符号化信号を複数ビツト単位に転送する第
２の信号バスと、 前記符号化信号を前記第２の信号バスに転送す
るための制御信号が転送される第２の制御線と、 前記第２の信号バスと前記第２の制御線のイン
タフエイスを有し、 前記第２の信号バスを介して前記生成した符号
化信号を複数ビツト単位に出力する出力手段を有
することを特徴とする符号化復号化装置。（特許
請求の範囲第４項） にあります。 〔作用〕 本発明は、符号化復号化装置内にシステムバス
と、このシステムバスとは独立した画像バスを設
け、画像信号は画像バスで入出力を実行し符号化
信号はシステムバス上を流れる構成としたため画
像信号をパラレル信号として装置内部で処理で
き、且つ符号化された信号もパラレル出力できる
ため、符号化復号化処理の高速化が図れる。更
に、画像信号の複数ビツトを１ワード単位でパラ
レルに変化点のアドレス（位置）の検出を行い、
この変化点の情報から符号への変換、及び符号か
ら変化点情報への変換を行い、マイクロコンピユ
ータから与えられた動作パラメータを用いて符号
化復号化処理を行うため処理の高速化が可能にな
つたものである。 〔実施例〕 第３図以下を用いて本発明の実施例を図面を用
いて説明する。 第３図は、本発明になる符号化、復号化装置
（Codec）の全体ブロツク図である。MPU Ｉ／
Ｆ２１００は、マイクロコンピユータ（マイコ
ン）とインターフエイスを取るもので、信号ａ−
１〜信号ａ−１０が入出力される。信号ａ−１
は、マイコンがCodecをアクセスするときのチツ
プセレクト（Chip Select：CS）信号である。信
号ａ−２は、マイコンとCcdec間でデータの転送
を行うときのタイミング（Data Strobe：DS）
信号である。信号ａ−３は、マイコンからの
Codecに対する読み出しか書き込みを制御するリ
ードライト（Read／Write：Ｒ／Ｗ）信号であ
る。信号ａ−１〜信号ａ−３は、マイコンボード
のコントロールバス（Control Bus：CBus）か
ら入力される。信号ａ−４は、マイコンからのア
ドレス（Address：Ａ）信号である。信号ａ−１
〜信号ａ−４により、マイコンからCodec内部の
各レジスタをアクセスするための信号Ｃ（外部制
御信号と呼ぶ）が作られる。信号ａ−５は、マイ
コンとCodec間でデータのやりとりを行う信号
（Data：Ｄ）で、マイコンのデータバス（Data
Bus：DBus）と直結する。信号ａ−６は、ダイ
レクトメモリアクセスコントローラ（Direct
Memory Access Controller：DMAC）に対し
て、外部回路（通常はメモリ）とCodecの内のメ
モリ間で直接にデータを転送するダイレクトメモ
リアクセス（Direct Memory Access：DMA）
を要求するDMA要求（DMA Request：DRQT）
信号である。信号ａ−７は、DRQTに対する確
認（DMA Acknowledge：DACK）信号を受け
るものである。Codecは、DRQT信号を出力する
と、DACK信号が返るのを待ち、DACK信号が
返つた後、DS信号のタイミングに合わせてData
の入出力を行う。信号ａ−８は、マイコンに対し
て割り込み要求（Interrupt Request：IRQ）を
行うもので、たとえば、１ライン分の処理が終了
したときなどに用いられる。信号でａ−９はリセ
ツト（RESET）信号で、Codec内部が初期状態
となる。信号ａ−１０はクロツク（CLK）信号
で、Codec内の処理のタイミングの源となる。こ
れらの信号を用いてマイコンとインターフエイス
する例は、通常市販されているマイコンと直結す
るLSIにあるので、ここでは、これ以上の説明は
省略する。このようにCodecは、MPU Ｉ／Ｆ２
１００を持ち、マイコンのバスと直結できるた
め、システム構成が容易でかつ小型化できるとい
う効果がある。 制御部２２００は、Codec内の各ハードウエア
に対して内部制御バスｂを介してタイミングを供
給し、また各ハードウエアの状態を入力して次に
何を行うかを決定する部分で、マイクロプログラ
ムを中心に構成される。これについては第４図を
用いて詳細に説明する。 演算部２３００は、ALU（Arithmetic Logic
Unit：算術・論理演算部）とレジスタ群等から
成り、変化点のアドレスから、ランレグスRLを
求めたり、参照ラインと符号化ラインとの変化か
ら位置の相対差を求めたり、その逆の演算を行う
部分である。これについては第５図を用いて詳細
に説明する。 ビデオアドレス（Video Address：VA）発生
部２４００は、画像信号を記憶するビデオメモリ
（Video Memory：VM）に対して、ビデオアド
レス（Video Address：VA）信号ｄ−１０を発
生する部分である。これについては第６図を用い
て詳細に説明する。 テーブル（Table）部２５００は、MH符号及
びMR符号の符号化テーブル及び復号化テーブル
部から成り、演算部２３００からのRLや相対差
と、制御部２２００からのモード信号を入力して
MH符号やMR符号に変換したり、その逆を行う
部分である。これについては第８図、第９図、表
１〜表３を用いて詳細な説明を行う。 変化点検出部２６００は、参照ライン及び符号
化ラインの画像信号を複数ビツトを１ワードとし
て記憶しているメモリからワード単位で画像信号
を取り込み、ワード内を変化点の位置（ビツトア
ドレスと呼ぶ）をパラレル処理で検出する部分で
ある。これについては第１０図、第１１図、表４
を用いて詳細に説明する。 画像信号復元部２７００は、復号化ライン上の
となり合つた２つの変化点のビツトアドレスと、
２つの変化点間にワードアドレスの差があるか否
かの情報と、変化点間の画像信号の色情報から、
ワード単位でパラレルに画像信号を復元する回路
である。これについては第１２図、第１３図、表
５を用いて詳細に説明する。 ビデオバスインターフエイス（Video Bus
Interface：VBUSI／Ｆ）２８００は、画像信号
を記憶しているVMに対するインターフエイス信
号及び、ビデオバス（Video Bus：VBus）を制
御する信号及び、外部装置からDMAで画像信号
を転送するための信号が入出力される。 信号ｄ−１は、VBusをCodecが使うとき、
VBusの使用権の要求（Video Bus Request：
BRQT）信号で、Codec以外にも、VBus使用権
を持つものがある場合に出力される。 信号ｄ−２は、BRQT信号ｄ−１に対する確
認（Video Bus Acknowledge：BACK）信号で
ある。 信号ｄ−３は、CodecのVBus使用中（Video
Bus Enable：VBE）を示す信号である。 信号ｄ−４は、Codecと外部装置（通常メモ
リ）間で画像信号の転送を行うとき、その転送タ
イミング（Video Data Strobe：VDS）信号で
ある。 信号ｄ−５は、Codecと外部装置間でデータの
転送を行うとき、Codecから外部装置へのデータ
転送（書込み）か、外部装置からCodecへのデー
タ転送（読出し）かを外部装置に知らせるビデオ
バス読出し／書込み（Video Bus Read／
Write：VR／Ｗ）信号である。 信号ｄ−６は、画像信号生成部（通常フアクシ
ミリでは読取部）からの画像信号のVMへの転送
要求（Trasport Data DMA Request：
TDRQT）信号である。 信号ｄ−７は、TDRQT信号に対する確認
（Transport Data DMA Acknowledge：
TDACK）信号である。 信号ｄ−８は、画像信号を受信する装置（通
常、フアクシミリでは記録部）からの、画像信号
の受信要求（Receive Data DMA Request：
RDRQT）信号である。 信号ｄ−９は、RDRQTに対する確認
（RDRQT Acknowledge：RDACK）信号であ
る。 信号ｄ−１０は、ビデオメモリVMに対する
Codecからのワードアドレス（Video Memory
Word Address：VA）信号である。 信号ｄ−１１はVMとCodec間で、画像信号を
ワード単位で転送するビデオデータバス（Video
Data Bus：VDBus）である。 第４図は、制御部２２００の構成を詳細に説明
する図である。命令レジスタ（Instruction
Register：IR）２２１０は、外部制御装置（通
常マイコン）からのMH符号化命令等のマクロ命
令を受けるレジスタである。マツピングROM
（Read Only Memory）２２００は、命令レジ
スタIR２２１０に格納されたマクロ命令から、
そのマクロ命令を解読して実行するマイクロプロ
グラムを記憶しているROM２２４０の先頭アド
レスを発生するものである。シーケンサ２２３０
は、マイクロプログラムROM２２４０のアドレ
スを発生するもので、割り込み制御、サブルーチ
ン制御、ジヤンプアドレス発生等を行う。パイプ
ラインレジスタ２２５０は、マイクロプログラム
ROM２２４０からのマイクロ命令を格納するレ
ジスタである。パイプラインレジスタ２２５０の
出力は、内部制御バスｂを介して各ハードウエア
に動作指令として供給される。また、その一部は
シーケンサ２２３０にもフイードバツクされ、た
とえば割り込み許可／不許可といつたふうにシー
ケンサ２２３０も制御する。ステイタス レジス
タ（Status Register：SR）２２６０は、Codec
の内部状態を記憶するレジスタで、処理の終了状
態や、データ バツフア レジスタ（Data
Buffer Register：DBR）２２８０のレデイ
（Ready）状態をマイコンに知らせる。システム
コントロール レジスタ（System Control
Register：SCR）２２７０は、Codecのシステム
を制御する信号を格納するレジスタで、マイコン
によつて書き込まれる。例えば、CodecがVBus
を独占しているか否かや、Codecをウエイト
（Wait）状態にしたり、１ライン単位の処理か、
マルチライン（ページモード：Page Mode）単
位の処理かの制御等が、このレジスタで行われ
る。マルチプレクサ（MPX）２２９０は、
Codecがアイドル状態（何もやる処理がない）
や、Wait状態時に、外部制御バスＣの一部を内
部制御バスｂにつなぎ、その他の状態時は、パイ
プラインレジスタ２２５０からの信号を内部制御
バスｂにつなぐスイツチである。これにより、マ
イコンが、内部制御バスｂによつて制御されてい
るCodec内のレジスタをアクセスすることができ
る。DBR２２８０は、VDBusの信号ｄ−１１と
DBusの信号ａ−５との間のデータ転送を行うも
ので、マイコンからIR２２１０にシステムバス
（System Bus：SBus）とVBus間のデータ転送
指令を受けると、たとえば、VBusからSBusへの
転送時は、画像信号VDをDBR２２８０にセツト
し、SR２２６０のDBRレデイフラグをオン
（ON）してマイコンに知らせる。マイコンは、
DBR２２８０をリードしてVDを得る。転送方向
がこの逆の場合も同様である。この動作について
は後で詳述する。 このように、制御部２２００は、マイクロプロ
グラミング制御方式を用いているため、柔軟な処
理が可能で、またタイミングはこの部分で集中し
て制御しているためLSI化時の設計が容易である
という効果がある。 第５図は、演算部２３００を詳細に説明したも
のである。レジスタフアイル２３１０は、例えば
２ポートRAM（2Port Random Access
Memory）等で構成でき、各種の信号を記憶する
ものである。以下、ここでは１ワード＝１バイト
の場合で説明を進める。レジスタフアイル２３１
０には、符号化時は符号化ラインの、復号化時は
復号化ラインのアドレスとなる仮想アドレスレジ
スタＡチヤンネル（Virtual Address Register
Achannel：VARA）、参照ラインのアドレスと
なる仮想アドレスレジスタＢチヤンネル
（VARB）、読取部や記録部とVM間で画像信号を
DMA転送するときのライン（転送ライン）のア
ドレスとなる仮想アドレスレジスタＣチヤンネル
（VARC）、符号化ラインあるいは符号化ライン
の変化点の位置を記憶する一時記憶アドレスレジ
スタＡ（Temporal Address Register Ａ：
TARA）、参照ラインの変化点のアドレスを記憶
する一時記憶アドレスレジスタＢ（TARB）があ
る。これらのレジスタに格納されるアドレスは、
ラインの始端を仮想的にゼロアドレスとした仮想
アドレスである。また、ワードアドレスとビツト
アドレスの両方を記憶するものである。演算部２
３００では、全てこの仮想アドレスを用いてい
る。仮想アドレス方式の採用により、参照ライン
の変化点と符号化ラインの変化点の相対的アドレ
ス差を求める場合に高速に求めることができると
いう効果がある。また、水平方向分のアドレス領
域だけ記憶できる容量を持てば十分であるため、
レジスタフアイルを小さくでき、かつ、ALU２
３５０を小さくできるという効果がある。また、
１つのレジスタでビツトアドレスとワードアドレ
スの両方を記憶しているため、ワード単位を画像
信号でハンドリングしているにもかかわらず、２
つの変化点の距離が、ビツト単位で高速に求まる
という効果がある。レジスタフアイル２３１０に
は、この他に、１ラインの画素数を記憶するター
ミナルレジスタＡ，Ｂチヤンネル（Terminal
Register Ａ，Ｂ Channel：TRAB）、ターミナ
ルレジスタＣチヤンネル（TRC）と、画面の水
平方向の画素数を記憶する水平画素数レジスタ
（Horizontal Width Register：HWR）と、処理
すべきライン数を記憶するライン数レジスタ
（Line Number Register：LNR）と、１ライン
の最小符号ビツト数を記憶する最小符号長レジス
タ（Minimum Code Length Register：
MCLR）と、Codecのワーキング用のレジスタＡ
（General Register Ａ：GRA）、レジスタＢ
（General Register Ｂ：GRB）がある。これら
のレジスタ群の使用方法の詳細についてはマイク
ロプログラムフローの説明時に行う。Ａラツチ２
３２０及びＢラツチ２３３０は、レジスタフアイ
ル２３１０のＡポート及びＢポートからの出力を
ラツチするものである。Ａマスク２３４１及びＢ
マスク２３４２はそれぞれＡラツチ２３２０及び
Ｂラツチ２３３０からの出力のうちビツトアドレ
スをゼロにマスクするか、あるいはマスクせずに
ビツトアドレスを通すかを制御するものである。
MPX２３４４は、ALU２３５０のＡポートへの
出力を、Ａラツチ２３２０の出力とするか、テー
ブル部２５００の出力とするかを選択するもので
ある。MPX２３４３は、ALU２３５０のＢポー
トへの出力をＢラツチ２３３０の出力とするか、
８とするかを選択するものである。ALU２３５
０は、ＡポートとＢポートから入力したデータを
演算するもので、例えばＡ−Ｂを出力するといつ
たものである。ALUSR２３６０は、ALU２３
５０の演算結果の状態を記憶するレジスタで、例
えば、ゼロフラグやオーバフローフラグやアンダ
フローフラグ等である。等価比較器２３７０は、
ALU２３５０の出力と、Ｂラツチ２３３０の出
力が等価か否かを判定する回路で、例えばＡラツ
チ２３２０にVARAの内容をラツチし、Ｂラツ
チ２３３０にTRABをラツチし、ALU２３５０
のＡポートにＡラツチ２３５０の出力でマスクさ
れたものを入力し、Ｂポートに８を入力して、
（Ａポート＋Ｂポート）を実行してVARAのワー
ドアドレスをインクリメントしたとき、TRAB
と一致したか否かを判定することができ、ライン
端（Line End）が判定できる。MPX２３８１
は、レジスタフアイル２３１０へ書き込データの
下位３ビツトを、ALU２３５０の出力とするか、
変化点検出器２６００からの変化点ビツトアドレ
スとするかを選択するものである。これにより、
変化点のビツトアドレスが高速にレジスタフアイ
ル２３１０に記憶できる効果がある。MPX２３
８２は、レジスタフアイル２３１０への書き込み
データをDBusのデータとするかALU２３５０の
出力とするかを選択するものである。こにより
TRAB，TRC，HWR，LNR，ACLRは、マイ
コンから直接パラメータとして設定できる。この
ため、Codecは柔軟な処理が可能となる。例え
ば、TRABの値をTRCの値より小さく設定する
と、読取部からの画像信号の一部を符号化でき
る。これらの更に詳しい説明はマイクロプログラ
ムフローを説明するときに行う。 第６図はビデオアドレス発生部２４００を詳細
に説明するものである。レジスタフアイル２４１
０は、符号化あるいは復号化ラインの始端のVM
の実ワードアドレスを記憶するスタートアドレス
レジスタ（Start Address Register：SARA）
と、参照ラインの始端のVMの実ワードアドレス
を記憶するスタートアドレスレジスタＢ（SARB）
と、転送ラインの始端のVMの実ワードアドレス
を記憶するスタートアドレスレジスタＣ（SARC）
から成る。アダー２４２０は、レジスタフアイル
の中のラインのスタートアドレスと演算部２３０
０からの仮想ワードアドレス（Virtual Word
Address）を加算して、VMの実ワードアドレス
（ビデオアドレス：Video Address）を生成す
る。このビデオアドレスは、アドレスラツチ２４
３０にラツチされ、VABusに出力される。スタ
ートアドレス（Start Address）と仮想アドレス
（Virtual Address）とにより任意のビデオアド
レスを発生できる。MPX２４５０は、レジスタ
フアイル２４１０への書き込みデータを
VABUSd−１１上の信号とするか、DBUSa−５
上の信号とするかを選択するものである。１ライ
ン分の処理が終了する毎に、マイコンに制御が移
るモード（ラインモードと呼ぶ）時は、１ライン
毎にマイコンから直接スタートアドレスの設定を
うける。これに対し、LNRに設定されたライン
数分を連続して処理するモード（ページ（Page）
モードと呼ぶ）時は、ページの先頭でマイコンか
らスタートアドレスの設定をうけるだけで、後
は、ライン毎にCodecが、レジスタフアイル２４
１０のスタートアドレスとレジスタフアイル２３
１０内のHWRの内容とを加算し、これを次のス
タートアドレスとして記憶することにより、ペー
ジモード処理が実現できる。この場合、マイコン
は、１ページに１回スタートアドレスを設定する
だけあとは全てCodecが行うため、マイコンの負
荷が小さくなるという効果がある。また、HWR
及びLNR及びTR及びSARに適当な値を設定す
ることにより、Codecを用いて１画面内の任意の
矩形領域を高速に処理することができる。第７図
は、このことを示すものである。図でHWは、画
面の水平方向の幅でこれをHWRに設定する。
LNは、処理すべきライン数でLNRに設定する。
Ｔは１ラインの処理すべき画素数でTRに設定す
る。SAは、ページの先頭のVMのスタートアド
レスでSARに設定する。しかる後に、マイコン
からマクロコマンドを受けると、Codecは、第７
図の斜線部を連続して処理できる。 第８図は、テーブル部２５００のうち、符号化
テーブル部の詳細を説明するものである。ラツチ
２５０１は、ALU２３５０の演算結果をラツチ
するものである。モード判定回路２５０２は、
ALU２３５０の演算結果より符号化時のモード
（例えば、MH符号化時は、RLが64以上か未満
か）を判定し、シーケンサ２２３０に伝える。ア
ドレス発生回路２５０３は、内部制御Busからの
信号及びラツチ回路２５０１にラツチされた
ALUの演算結果を元に、符号化テーブルROM２
５０４への適切なアドレスを発生する。符号化テ
ーブルROM２５０４の出力は、シフトレジスタ
２５０５にロードされ、１ビツト単位でシフトし
て順にシリアル／パラレル（Serial／Parallel：
Ｓ／Ｐ）変換器２５０７に送られる。Ｓ／Ｐ変換
器２５０７に８ビツト生成されるとフアーストイ
ン／フアーストアウト（First In First Out：
FIFO）メモリ２５０８に書き込まれる。Ｓ／Ｐ
変換器２５０７に８ビツトの符号が生成されるの
をカウントするのは、演算部２３００のGRBと
ALU２３５０である。このように、カウンタを
持たず、ALUとレジスタでカウントしているた
め、タイミングが集中管理でき、タイミング制御
が容易であるという効果がある。ターミネート検
出回路２５０６は、シフトレジスタ２５０５に入
つた符号の終端を検出するもので、これについて
は後ほど詳述する。FIFOメモリ２５０８は、符
号転送効率を上げるためのものである。FIFOメ
モリ２５０８に符号がセツトされると、外部制御
Busを介して、DRQTが出力される。DMACが
接続されている場合は、DACKによつてFIFOメ
モリ２５０８がセクセスされる。DMACが接続
されていない場合は、マイコンがFIFOメモリ２
５０８を直接リードすることにより、符号を得る
ことができる。このように、符号が直接DBus上
に出力されるため、システム設計が容易となる効
果がある。また、パラレルに符号が転送されるた
め、タイミングが容易でかつ高速であるという効
果がある。
定められたMH符号（Modified Huffman
Code）及びMR符号（Modified READ）の符号
化及び復号化を行う装置に関する。 〔従来の技術〕 第１図は、フアクシミリの概略を示すブロツク
図である。フアクシミリでは、読取部１０００に
よつて原稿を走査し、画像（Vldeo Data：VD）
信号を生成する。画像信号（以下、画像信号
VD、または単にVDという。）は、符号化復号化
装置２０００によつて符号（Code Word）に変
換され、さらに変復調装置３０００によつて伝送
路帯域の周波数に変換され、網制御装置４０００
を介して伝送回線上に送信される。受信側では、
上記と逆の手続きで、符号から画像信号に変換
し、記録部５０００にてハードコピーを得る。第
１図では全体を制御する制御部（通常はマイクロ
コンピユータが用いられる）の説明を省略してい
る。 画像電子学会誌‘77，Vol6，No.３及び‘78，
Vol7，No.１や画像電子学会誌“80，Vol9，No.１
等の文献に記載があるように、符号化復号化装置
２０００では、国際規格のMH符号及びMR符号
が用いられることが多い。 MH符号は、同一走査ライン上における２つの
となり合つたビツト変化点（画素の色、例えば白
か黒かが変化する点）の間のビツト長の距離
（Run Length：RL）を“符号”として変換する
ものである。MR符号は、となり合つた２つのラ
イン上のビツト変化点を求め、すでに符号化して
伝送したライン（参照ライン）と、今符号化しよ
うとしているライン（符号化ライン）との変化点
の相対的なビツト位置の差を“符号”として変換
するものである。従来の符号化復号化装置は、符
号化時には画像信号の１ビツトを１ワードとして
記憶するメモリを複数ライン分用意し、シリアル
にメモリを走査して変化点を求めていた。また、
復号化時には、RLからカウンタ等を用いてシリ
アルに画像信号を復元していた。 〔発明が解決しようとする課題〕 このため、上記従来技術はハードウエア量が多
く、またメモリ等の高速動作が要求されるという
欠点があつた。また、MH符号及びMR符号は、
高度な符号化方式であるため、通常マイクロコン
ピユータによるソフトウエアとハードウエアとを
組み合わせて処理する構成としている。しかし、
ソフトウエアによる信号処理は低速であり、高速
に符号化するには処理速度に限界があつた。ま
た、ハードウエアだけで処理する構成とした場合
でも、そのハードウエアが大規模化し、またハー
ドウエアがその処理に専用化されるので柔軟性に
欠けるという問題があつた。さらに、マイクロコ
ンピユータのシステムバス上に画像信号記憶用の
メモリ（例えば、通常８ビツトが１ワードとな
る）を接続することにより、ハードウエア量を低
減したものもあるが、ワード内のビツト変化点
は、シリアルに検出するという手法を用いている
ため依然として高速化に問題が残つていた。 符号化復号化処理を処理する場合、処理すべき
画像の処理単位（画素、変化点、ライン、ペー
ジ）毎に分離し、分離したそれぞれの処理を処理
階層とすると、本発明と従来技術との違いは第２
図に示すようになる。 従来装置は、画像信号をシリアルに走査して変
化点を検出する画素単位の処理をハードウエアで
行い、変化点情報から符号を生成する変化点単位
以後の処理をマイクロコンピユータを用いたソフ
トウエアが分担する例が多い。この例では柔軟性
は高いけれどもマイクロコンピユータの負担が重
なり、高速な回線（例えば48Kb／ｓまたはそれ
以上の）には適用しずらいという問題があつた。 また、画像処理における符号化、復号化のアル
ゴリズムに軽微な変更を加えようとしてもハード
ウエアが専用化しているために困難であつたり、
マイクロコンピユータを用いたことによる特長
（例えばバス接続によるインターフエースの容易
性等）を活かした柔軟なシステム構築が困難であ
つたりして容易に拡張性を持たすことができなか
つた。 本発明の目的は、上記従来技術の問題点を解消
し、画像信号を高速に、符号化する符号化復号化
装置を提供することにある。 〔課題を解決するための手段〕 上記目的を達成するため、本発明は次の技術的
手段を採用したものである。 第１の発明は、 原稿を走査して得た画像信号を入力して符号化
し前記符号化した信号を出力するか、又は符号化
された信号を入力して画像信号に復号化する符号
化復号化装置において、 前記画像信号を複数ビツト単位に転送する第１
の信号バスと、前記第１の信号バスを介して前記
画像信号を入出力する手段と、 変化点を検出するために、前記複数ビツトを１
ワードとして、ワード単位に入力された入力信号
と、前記入力信号を反転する反転手段の出力及び
ラツチするラツチ手段とからのデータのうち１つ
を選択する選択回路と、 前記選択回路の出力をマスクするマスク手段
と、前記マスク手段の出力をラツチする前記ラツ
チ手段と、 前記ラツチ手段の出力から変化点のビツトアド
レスを検出し出力するアドレス検出手段とから構
成されている変化点検出手段と、 前記アドレス情報を用いて符号化信号を生成す
る符号化手段と、 前記符号化信号を複数ビツト単位に転送する第
２の信号バスと、 前記第２の信号バスを介して前記生成した符号
化信号を複数ビツト単位に出力する出力手段を有
することを特徴とする符号化復号化装置。（特許
請求の範囲第１項） 第２の発明は 原稿を走査して画像信号として出力する読み取
り手段と、前記画像信号を入力して符号化し、前
記符号化した信号を出力するか、又は符号化され
た信号を入力して画像信号に復号化し、複数ビツ
ト単位に前記画像信号を記憶する画像メモリに出
力する符号化復号化装置において、 複数ビツト単位に画像信号を転送する第１の信
号バスと、 前記画像メモリを制御する信号が転送される第
１の制御線と、 前記第１の信号バスと前記第１の制御線のイン
タフエイスを有し、 前記第１の信号バスを介して前記画像信号を複
数ビツト単位で符号化手段に入力する入力手段
と、 前記第１の制御線を介して前記画像メモリをア
クセスする信号を出力し、かつ前記複数ビツト単
位に入力された前記画像信号から変化点のアドレ
スを検出するため、ワード単位に入力されたデー
タを反転する反転手段と、 前記入力データと、前記入力データを反転させ
たデータ、及びラツチされたデータのうちの１つ
を選択する選択回路と、 前記選択回路の出力をマスクするマスク手段
と、 マスクされたデータをラツチする前記ラツチ手
段と、 前記ラツチ手段の出力から変化点のビツトアド
レスを検出し出力するアドレス検出手段とから構
成されている変化点検出手段と、 前記変化点アドレスを用いて符号化信号を生成
する符号化手段と、 前記符号化信号を複数ビツト単位に転送する第
２の信号バスと、 前記符号化信号を前記第２の信号バスに転送す
るための制御信号が転送される第２の制御線と、 前記第２の信号バスと前記第２の制御線のイン
タフエイスを有し、 前記第２の信号バスを介して前記生成した符号
化信号を複数ビツト単位に出力する出力手段を有
することを特徴とする符号化復号化装置。（特許
請求の範囲第４項） にあります。 〔作用〕 本発明は、符号化復号化装置内にシステムバス
と、このシステムバスとは独立した画像バスを設
け、画像信号は画像バスで入出力を実行し符号化
信号はシステムバス上を流れる構成としたため画
像信号をパラレル信号として装置内部で処理で
き、且つ符号化された信号もパラレル出力できる
ため、符号化復号化処理の高速化が図れる。更
に、画像信号の複数ビツトを１ワード単位でパラ
レルに変化点のアドレス（位置）の検出を行い、
この変化点の情報から符号への変換、及び符号か
ら変化点情報への変換を行い、マイクロコンピユ
ータから与えられた動作パラメータを用いて符号
化復号化処理を行うため処理の高速化が可能にな
つたものである。 〔実施例〕 第３図以下を用いて本発明の実施例を図面を用
いて説明する。 第３図は、本発明になる符号化、復号化装置
（Codec）の全体ブロツク図である。MPU Ｉ／
Ｆ２１００は、マイクロコンピユータ（マイコ
ン）とインターフエイスを取るもので、信号ａ−
１〜信号ａ−１０が入出力される。信号ａ−１
は、マイコンがCodecをアクセスするときのチツ
プセレクト（Chip Select：CS）信号である。信
号ａ−２は、マイコンとCcdec間でデータの転送
を行うときのタイミング（Data Strobe：DS）
信号である。信号ａ−３は、マイコンからの
Codecに対する読み出しか書き込みを制御するリ
ードライト（Read／Write：Ｒ／Ｗ）信号であ
る。信号ａ−１〜信号ａ−３は、マイコンボード
のコントロールバス（Control Bus：CBus）か
ら入力される。信号ａ−４は、マイコンからのア
ドレス（Address：Ａ）信号である。信号ａ−１
〜信号ａ−４により、マイコンからCodec内部の
各レジスタをアクセスするための信号Ｃ（外部制
御信号と呼ぶ）が作られる。信号ａ−５は、マイ
コンとCodec間でデータのやりとりを行う信号
（Data：Ｄ）で、マイコンのデータバス（Data
Bus：DBus）と直結する。信号ａ−６は、ダイ
レクトメモリアクセスコントローラ（Direct
Memory Access Controller：DMAC）に対し
て、外部回路（通常はメモリ）とCodecの内のメ
モリ間で直接にデータを転送するダイレクトメモ
リアクセス（Direct Memory Access：DMA）
を要求するDMA要求（DMA Request：DRQT）
信号である。信号ａ−７は、DRQTに対する確
認（DMA Acknowledge：DACK）信号を受け
るものである。Codecは、DRQT信号を出力する
と、DACK信号が返るのを待ち、DACK信号が
返つた後、DS信号のタイミングに合わせてData
の入出力を行う。信号ａ−８は、マイコンに対し
て割り込み要求（Interrupt Request：IRQ）を
行うもので、たとえば、１ライン分の処理が終了
したときなどに用いられる。信号でａ−９はリセ
ツト（RESET）信号で、Codec内部が初期状態
となる。信号ａ−１０はクロツク（CLK）信号
で、Codec内の処理のタイミングの源となる。こ
れらの信号を用いてマイコンとインターフエイス
する例は、通常市販されているマイコンと直結す
るLSIにあるので、ここでは、これ以上の説明は
省略する。このようにCodecは、MPU Ｉ／Ｆ２
１００を持ち、マイコンのバスと直結できるた
め、システム構成が容易でかつ小型化できるとい
う効果がある。 制御部２２００は、Codec内の各ハードウエア
に対して内部制御バスｂを介してタイミングを供
給し、また各ハードウエアの状態を入力して次に
何を行うかを決定する部分で、マイクロプログラ
ムを中心に構成される。これについては第４図を
用いて詳細に説明する。 演算部２３００は、ALU（Arithmetic Logic
Unit：算術・論理演算部）とレジスタ群等から
成り、変化点のアドレスから、ランレグスRLを
求めたり、参照ラインと符号化ラインとの変化か
ら位置の相対差を求めたり、その逆の演算を行う
部分である。これについては第５図を用いて詳細
に説明する。 ビデオアドレス（Video Address：VA）発生
部２４００は、画像信号を記憶するビデオメモリ
（Video Memory：VM）に対して、ビデオアド
レス（Video Address：VA）信号ｄ−１０を発
生する部分である。これについては第６図を用い
て詳細に説明する。 テーブル（Table）部２５００は、MH符号及
びMR符号の符号化テーブル及び復号化テーブル
部から成り、演算部２３００からのRLや相対差
と、制御部２２００からのモード信号を入力して
MH符号やMR符号に変換したり、その逆を行う
部分である。これについては第８図、第９図、表
１〜表３を用いて詳細な説明を行う。 変化点検出部２６００は、参照ライン及び符号
化ラインの画像信号を複数ビツトを１ワードとし
て記憶しているメモリからワード単位で画像信号
を取り込み、ワード内を変化点の位置（ビツトア
ドレスと呼ぶ）をパラレル処理で検出する部分で
ある。これについては第１０図、第１１図、表４
を用いて詳細に説明する。 画像信号復元部２７００は、復号化ライン上の
となり合つた２つの変化点のビツトアドレスと、
２つの変化点間にワードアドレスの差があるか否
かの情報と、変化点間の画像信号の色情報から、
ワード単位でパラレルに画像信号を復元する回路
である。これについては第１２図、第１３図、表
５を用いて詳細に説明する。 ビデオバスインターフエイス（Video Bus
Interface：VBUSI／Ｆ）２８００は、画像信号
を記憶しているVMに対するインターフエイス信
号及び、ビデオバス（Video Bus：VBus）を制
御する信号及び、外部装置からDMAで画像信号
を転送するための信号が入出力される。 信号ｄ−１は、VBusをCodecが使うとき、
VBusの使用権の要求（Video Bus Request：
BRQT）信号で、Codec以外にも、VBus使用権
を持つものがある場合に出力される。 信号ｄ−２は、BRQT信号ｄ−１に対する確
認（Video Bus Acknowledge：BACK）信号で
ある。 信号ｄ−３は、CodecのVBus使用中（Video
Bus Enable：VBE）を示す信号である。 信号ｄ−４は、Codecと外部装置（通常メモ
リ）間で画像信号の転送を行うとき、その転送タ
イミング（Video Data Strobe：VDS）信号で
ある。 信号ｄ−５は、Codecと外部装置間でデータの
転送を行うとき、Codecから外部装置へのデータ
転送（書込み）か、外部装置からCodecへのデー
タ転送（読出し）かを外部装置に知らせるビデオ
バス読出し／書込み（Video Bus Read／
Write：VR／Ｗ）信号である。 信号ｄ−６は、画像信号生成部（通常フアクシ
ミリでは読取部）からの画像信号のVMへの転送
要求（Trasport Data DMA Request：
TDRQT）信号である。 信号ｄ−７は、TDRQT信号に対する確認
（Transport Data DMA Acknowledge：
TDACK）信号である。 信号ｄ−８は、画像信号を受信する装置（通
常、フアクシミリでは記録部）からの、画像信号
の受信要求（Receive Data DMA Request：
RDRQT）信号である。 信号ｄ−９は、RDRQTに対する確認
（RDRQT Acknowledge：RDACK）信号であ
る。 信号ｄ−１０は、ビデオメモリVMに対する
Codecからのワードアドレス（Video Memory
Word Address：VA）信号である。 信号ｄ−１１はVMとCodec間で、画像信号を
ワード単位で転送するビデオデータバス（Video
Data Bus：VDBus）である。 第４図は、制御部２２００の構成を詳細に説明
する図である。命令レジスタ（Instruction
Register：IR）２２１０は、外部制御装置（通
常マイコン）からのMH符号化命令等のマクロ命
令を受けるレジスタである。マツピングROM
（Read Only Memory）２２００は、命令レジ
スタIR２２１０に格納されたマクロ命令から、
そのマクロ命令を解読して実行するマイクロプロ
グラムを記憶しているROM２２４０の先頭アド
レスを発生するものである。シーケンサ２２３０
は、マイクロプログラムROM２２４０のアドレ
スを発生するもので、割り込み制御、サブルーチ
ン制御、ジヤンプアドレス発生等を行う。パイプ
ラインレジスタ２２５０は、マイクロプログラム
ROM２２４０からのマイクロ命令を格納するレ
ジスタである。パイプラインレジスタ２２５０の
出力は、内部制御バスｂを介して各ハードウエア
に動作指令として供給される。また、その一部は
シーケンサ２２３０にもフイードバツクされ、た
とえば割り込み許可／不許可といつたふうにシー
ケンサ２２３０も制御する。ステイタス レジス
タ（Status Register：SR）２２６０は、Codec
の内部状態を記憶するレジスタで、処理の終了状
態や、データ バツフア レジスタ（Data
Buffer Register：DBR）２２８０のレデイ
（Ready）状態をマイコンに知らせる。システム
コントロール レジスタ（System Control
Register：SCR）２２７０は、Codecのシステム
を制御する信号を格納するレジスタで、マイコン
によつて書き込まれる。例えば、CodecがVBus
を独占しているか否かや、Codecをウエイト
（Wait）状態にしたり、１ライン単位の処理か、
マルチライン（ページモード：Page Mode）単
位の処理かの制御等が、このレジスタで行われ
る。マルチプレクサ（MPX）２２９０は、
Codecがアイドル状態（何もやる処理がない）
や、Wait状態時に、外部制御バスＣの一部を内
部制御バスｂにつなぎ、その他の状態時は、パイ
プラインレジスタ２２５０からの信号を内部制御
バスｂにつなぐスイツチである。これにより、マ
イコンが、内部制御バスｂによつて制御されてい
るCodec内のレジスタをアクセスすることができ
る。DBR２２８０は、VDBusの信号ｄ−１１と
DBusの信号ａ−５との間のデータ転送を行うも
ので、マイコンからIR２２１０にシステムバス
（System Bus：SBus）とVBus間のデータ転送
指令を受けると、たとえば、VBusからSBusへの
転送時は、画像信号VDをDBR２２８０にセツト
し、SR２２６０のDBRレデイフラグをオン
（ON）してマイコンに知らせる。マイコンは、
DBR２２８０をリードしてVDを得る。転送方向
がこの逆の場合も同様である。この動作について
は後で詳述する。 このように、制御部２２００は、マイクロプロ
グラミング制御方式を用いているため、柔軟な処
理が可能で、またタイミングはこの部分で集中し
て制御しているためLSI化時の設計が容易である
という効果がある。 第５図は、演算部２３００を詳細に説明したも
のである。レジスタフアイル２３１０は、例えば
２ポートRAM（2Port Random Access
Memory）等で構成でき、各種の信号を記憶する
ものである。以下、ここでは１ワード＝１バイト
の場合で説明を進める。レジスタフアイル２３１
０には、符号化時は符号化ラインの、復号化時は
復号化ラインのアドレスとなる仮想アドレスレジ
スタＡチヤンネル（Virtual Address Register
Achannel：VARA）、参照ラインのアドレスと
なる仮想アドレスレジスタＢチヤンネル
（VARB）、読取部や記録部とVM間で画像信号を
DMA転送するときのライン（転送ライン）のア
ドレスとなる仮想アドレスレジスタＣチヤンネル
（VARC）、符号化ラインあるいは符号化ライン
の変化点の位置を記憶する一時記憶アドレスレジ
スタＡ（Temporal Address Register Ａ：
TARA）、参照ラインの変化点のアドレスを記憶
する一時記憶アドレスレジスタＢ（TARB）があ
る。これらのレジスタに格納されるアドレスは、
ラインの始端を仮想的にゼロアドレスとした仮想
アドレスである。また、ワードアドレスとビツト
アドレスの両方を記憶するものである。演算部２
３００では、全てこの仮想アドレスを用いてい
る。仮想アドレス方式の採用により、参照ライン
の変化点と符号化ラインの変化点の相対的アドレ
ス差を求める場合に高速に求めることができると
いう効果がある。また、水平方向分のアドレス領
域だけ記憶できる容量を持てば十分であるため、
レジスタフアイルを小さくでき、かつ、ALU２
３５０を小さくできるという効果がある。また、
１つのレジスタでビツトアドレスとワードアドレ
スの両方を記憶しているため、ワード単位を画像
信号でハンドリングしているにもかかわらず、２
つの変化点の距離が、ビツト単位で高速に求まる
という効果がある。レジスタフアイル２３１０に
は、この他に、１ラインの画素数を記憶するター
ミナルレジスタＡ，Ｂチヤンネル（Terminal
Register Ａ，Ｂ Channel：TRAB）、ターミナ
ルレジスタＣチヤンネル（TRC）と、画面の水
平方向の画素数を記憶する水平画素数レジスタ
（Horizontal Width Register：HWR）と、処理
すべきライン数を記憶するライン数レジスタ
（Line Number Register：LNR）と、１ライン
の最小符号ビツト数を記憶する最小符号長レジス
タ（Minimum Code Length Register：
MCLR）と、Codecのワーキング用のレジスタＡ
（General Register Ａ：GRA）、レジスタＢ
（General Register Ｂ：GRB）がある。これら
のレジスタ群の使用方法の詳細についてはマイク
ロプログラムフローの説明時に行う。Ａラツチ２
３２０及びＢラツチ２３３０は、レジスタフアイ
ル２３１０のＡポート及びＢポートからの出力を
ラツチするものである。Ａマスク２３４１及びＢ
マスク２３４２はそれぞれＡラツチ２３２０及び
Ｂラツチ２３３０からの出力のうちビツトアドレ
スをゼロにマスクするか、あるいはマスクせずに
ビツトアドレスを通すかを制御するものである。
MPX２３４４は、ALU２３５０のＡポートへの
出力を、Ａラツチ２３２０の出力とするか、テー
ブル部２５００の出力とするかを選択するもので
ある。MPX２３４３は、ALU２３５０のＢポー
トへの出力をＢラツチ２３３０の出力とするか、
８とするかを選択するものである。ALU２３５
０は、ＡポートとＢポートから入力したデータを
演算するもので、例えばＡ−Ｂを出力するといつ
たものである。ALUSR２３６０は、ALU２３
５０の演算結果の状態を記憶するレジスタで、例
えば、ゼロフラグやオーバフローフラグやアンダ
フローフラグ等である。等価比較器２３７０は、
ALU２３５０の出力と、Ｂラツチ２３３０の出
力が等価か否かを判定する回路で、例えばＡラツ
チ２３２０にVARAの内容をラツチし、Ｂラツ
チ２３３０にTRABをラツチし、ALU２３５０
のＡポートにＡラツチ２３５０の出力でマスクさ
れたものを入力し、Ｂポートに８を入力して、
（Ａポート＋Ｂポート）を実行してVARAのワー
ドアドレスをインクリメントしたとき、TRAB
と一致したか否かを判定することができ、ライン
端（Line End）が判定できる。MPX２３８１
は、レジスタフアイル２３１０へ書き込データの
下位３ビツトを、ALU２３５０の出力とするか、
変化点検出器２６００からの変化点ビツトアドレ
スとするかを選択するものである。これにより、
変化点のビツトアドレスが高速にレジスタフアイ
ル２３１０に記憶できる効果がある。MPX２３
８２は、レジスタフアイル２３１０への書き込み
データをDBusのデータとするかALU２３５０の
出力とするかを選択するものである。こにより
TRAB，TRC，HWR，LNR，ACLRは、マイ
コンから直接パラメータとして設定できる。この
ため、Codecは柔軟な処理が可能となる。例え
ば、TRABの値をTRCの値より小さく設定する
と、読取部からの画像信号の一部を符号化でき
る。これらの更に詳しい説明はマイクロプログラ
ムフローを説明するときに行う。 第６図はビデオアドレス発生部２４００を詳細
に説明するものである。レジスタフアイル２４１
０は、符号化あるいは復号化ラインの始端のVM
の実ワードアドレスを記憶するスタートアドレス
レジスタ（Start Address Register：SARA）
と、参照ラインの始端のVMの実ワードアドレス
を記憶するスタートアドレスレジスタＢ（SARB）
と、転送ラインの始端のVMの実ワードアドレス
を記憶するスタートアドレスレジスタＣ（SARC）
から成る。アダー２４２０は、レジスタフアイル
の中のラインのスタートアドレスと演算部２３０
０からの仮想ワードアドレス（Virtual Word
Address）を加算して、VMの実ワードアドレス
（ビデオアドレス：Video Address）を生成す
る。このビデオアドレスは、アドレスラツチ２４
３０にラツチされ、VABusに出力される。スタ
ートアドレス（Start Address）と仮想アドレス
（Virtual Address）とにより任意のビデオアド
レスを発生できる。MPX２４５０は、レジスタ
フアイル２４１０への書き込みデータを
VABUSd−１１上の信号とするか、DBUSa−５
上の信号とするかを選択するものである。１ライ
ン分の処理が終了する毎に、マイコンに制御が移
るモード（ラインモードと呼ぶ）時は、１ライン
毎にマイコンから直接スタートアドレスの設定を
うける。これに対し、LNRに設定されたライン
数分を連続して処理するモード（ページ（Page）
モードと呼ぶ）時は、ページの先頭でマイコンか
らスタートアドレスの設定をうけるだけで、後
は、ライン毎にCodecが、レジスタフアイル２４
１０のスタートアドレスとレジスタフアイル２３
１０内のHWRの内容とを加算し、これを次のス
タートアドレスとして記憶することにより、ペー
ジモード処理が実現できる。この場合、マイコン
は、１ページに１回スタートアドレスを設定する
だけあとは全てCodecが行うため、マイコンの負
荷が小さくなるという効果がある。また、HWR
及びLNR及びTR及びSARに適当な値を設定す
ることにより、Codecを用いて１画面内の任意の
矩形領域を高速に処理することができる。第７図
は、このことを示すものである。図でHWは、画
面の水平方向の幅でこれをHWRに設定する。
LNは、処理すべきライン数でLNRに設定する。
Ｔは１ラインの処理すべき画素数でTRに設定す
る。SAは、ページの先頭のVMのスタートアド
レスでSARに設定する。しかる後に、マイコン
からマクロコマンドを受けると、Codecは、第７
図の斜線部を連続して処理できる。 第８図は、テーブル部２５００のうち、符号化
テーブル部の詳細を説明するものである。ラツチ
２５０１は、ALU２３５０の演算結果をラツチ
するものである。モード判定回路２５０２は、
ALU２３５０の演算結果より符号化時のモード
（例えば、MH符号化時は、RLが64以上か未満
か）を判定し、シーケンサ２２３０に伝える。ア
ドレス発生回路２５０３は、内部制御Busからの
信号及びラツチ回路２５０１にラツチされた
ALUの演算結果を元に、符号化テーブルROM２
５０４への適切なアドレスを発生する。符号化テ
ーブルROM２５０４の出力は、シフトレジスタ
２５０５にロードされ、１ビツト単位でシフトし
て順にシリアル／パラレル（Serial／Parallel：
Ｓ／Ｐ）変換器２５０７に送られる。Ｓ／Ｐ変換
器２５０７に８ビツト生成されるとフアーストイ
ン／フアーストアウト（First In First Out：
FIFO）メモリ２５０８に書き込まれる。Ｓ／Ｐ
変換器２５０７に８ビツトの符号が生成されるの
をカウントするのは、演算部２３００のGRBと
ALU２３５０である。このように、カウンタを
持たず、ALUとレジスタでカウントしているた
め、タイミングが集中管理でき、タイミング制御
が容易であるという効果がある。ターミネート検
出回路２５０６は、シフトレジスタ２５０５に入
つた符号の終端を検出するもので、これについて
は後ほど詳述する。FIFOメモリ２５０８は、符
号転送効率を上げるためのものである。FIFOメ
モリ２５０８に符号がセツトされると、外部制御
Busを介して、DRQTが出力される。DMACが
接続されている場合は、DACKによつてFIFOメ
モリ２５０８がセクセスされる。DMACが接続
されていない場合は、マイコンがFIFOメモリ２
５０８を直接リードすることにより、符号を得る
ことができる。このように、符号が直接DBus上
に出力されるため、システム設計が容易となる効
果がある。また、パラレルに符号が転送されるた
め、タイミングが容易でかつ高速であるという効
果がある。
【表】
Claims (1)
- 【特許請求の範囲】 １ 原稿を走査して得た画像信号を入力して符号
化し前記符号化した信号を出力するか、又は符号
化された信号を入力して画像信号に復号化する符
号化復号化装置において、 前記画像信号を複数ビツト単位に転送する第１
の信号バスと、前記第１の信号バスを介して前記
画像信号を入出力する手段と、 変化点を検出するために、前記複数ビツトを１
ワードとして、ワード単位に入力された入力信号
と、前記入力信号を反転する反転手段の出力及び
ラツチするラツチ手段とからのデータのうち１つ
を選択する選択回路と、 前記選択回路の出力をマスクするマスク手段
と、前記マスク手段の出力をラツチする前記ラツ
チ手段と、 前記ラツチ手段の出力から変化点のビツトアド
レスを検出し出力するアドレス検出手段とから構
成されている変化点検出手段と、 前記アドレス情報を用いて符号化信号を生成す
る符号化手段と、 前記符号化信号を複数ビツト単位に転送する第
２の信号バスと、 前記第２の信号バスを介して前記生成した符号
化信号を複数ビツト単位に出力する出力手段を有
することを特徴とする符号化復号化装置。 ２ 特許請求の範囲第１項において、前記符号化
手段は、前記変化点のアドレスから、参照ライン
と符号化ラインの変化点の相対位置を求め、且つ
変換モードの信号を発生する演算制御手段と、 前記演算制御手段の出力に基づいてMHまたは
MR符号に変換するテーブル部から構成されてい
ることを特徴とする符号化復号化装置。 ３ 特許請求の範囲第２項において、前記演算制
御手段は符号化すべき１ラインの画像信号長を設
定する復号化画像信号長レジスタと、 処理開始コマンドを入力するコマンドレジスタ
と、１ライン分の符号化処理を管理する管理手段
を有し、前記管理手段は１ライン分の符号化終了
時に処理終了通知信号を出力することを特徴とす
る符号化復号化装置。 ４ 原稿を走査して画像信号として出力する読み
取り手段と、前記画像信号を入力して符号化し、
前記符号化した信号を出力するか、又は符号化さ
れた信号を入力して画像信号に復号化し、複数ビ
ツト単位に前記画像信号を記憶する画像メモリに
出力する符号化復号化装置において、 複数ビツト単位に画像信号を転送する第１の信
号バスと、 前記画像メモリを制御する信号が転送される第
１の制御線と、 前記第１の信号バスと前記第１の制御線のイン
タフエイスを有し、 前記第１の信号バスを介して前記画像信号を複
数ビツト単位で符号化手段に入力する入力手段
と、 前記第１の制御線を介して前記画像メモリをア
クセスする信号を出力し、かつ前記複数ビツト単
位に入力された前記画像信号から変化点のアドレ
スを検出するため、ワード単位に入力されたデー
タを反転する反転手段と、 前記入力データと、前記入力データを反転させ
たデータ、及びラツチされたデータのうちの１つ
を選択する選択回路と、 前記選択回路の出力をマスクするマスク手段
と、 マスクされたデータをラツチする前記ラツチ手
段と、 前記ラツチ手段の出力から変化点のビツトアド
レスを検出し出力するアドレス検出手段とから構
成されている変化点検出手段と、 前記変化点アドレスを用いて符号化信号を生成
する符号化手段と、 前記符号化信号を複数ビツト単位に転送する第
２の信号バスと、 前記符号化信号を前記第２の信号バスに転送す
るための制御信号が転送される第２の制御線と、 前記第２の信号バスと前記第２の制御線のイン
タフエイスを有し、 前記第２の信号バスを介して前記生成した符号
化信号を複数ビツト単位に出力する出力手段を有
することを特徴とする符号化復号化装置。 ５ 特許請求の範囲第４項において、前記符号化
手段は 符号化すべき１ラインの画像信号長を設定する
復号化画像信号長レジスタと、 処理開始コマンドを入力するコマンドレジスタ
と、 １ライン分の符号化処理を管理する手段を有
し、前記管理手段は１ライン分の符号化終了通知
信号を出力することを特徴とする符号化復号化装
置。 ６ 特許請求の範囲第４項において、前記符号化
手段は、 処理ライン数を入力するレジスタと、 処理ライン数を管理する処理ライン数管理手段
を有し、 前記処理ライン数管理手段は前記処理ライン数
入力レジスタに設定されたライン数の処理が終了
したこと前記制御線に出力することを特徴とする
符号化復号化装置。 ７ 特許請求の範囲第４項において、前記符号化
手段は、前記画像信号メモリ内のどの領域の内容
を符号化するか設定する設定レジスタと、前記画
像信号メモリから前記設定された領域の画像信号
を入力し、符号化を実行する手段を有することを
特徴とする符号化復号化装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58001071A JPS59126368A (ja) | 1983-01-10 | 1983-01-10 | 符号化復号化装置 |
| US06/568,413 US4597016A (en) | 1983-01-10 | 1984-01-05 | Encoding/decoding system |
| DE8484100187T DE3484809D1 (de) | 1983-01-10 | 1984-01-10 | Kodierungs- und dekodierungssystem fuer videosignalverarbeitung. |
| EP84100187A EP0133442B1 (en) | 1983-01-10 | 1984-01-10 | Encoding and decoding system for video signal processing |
| US07/209,935 USRE33632E (en) | 1983-01-10 | 1988-06-22 | Encoding/decoding system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58001071A JPS59126368A (ja) | 1983-01-10 | 1983-01-10 | 符号化復号化装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184646A Division JP2624843B2 (ja) | 1989-07-19 | 1989-07-19 | 符号化装置 |
| JP27967892A Division JPH06113150A (ja) | 1992-10-19 | 1992-10-19 | 復号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59126368A JPS59126368A (ja) | 1984-07-20 |
| JPH0572790B2 true JPH0572790B2 (ja) | 1993-10-13 |
Family
ID=11491283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58001071A Granted JPS59126368A (ja) | 1983-01-10 | 1983-01-10 | 符号化復号化装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US4597016A (ja) |
| EP (1) | EP0133442B1 (ja) |
| JP (1) | JPS59126368A (ja) |
| DE (1) | DE3484809D1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0576749B1 (en) | 1992-06-30 | 1999-06-02 | Discovision Associates | Data pipeline system |
| JPS61123268A (ja) * | 1984-11-19 | 1986-06-11 | Canon Inc | フアクシミリ |
| JPS61133778A (ja) * | 1984-12-03 | 1986-06-21 | Nec Corp | ２次元符号化ライン復元方式 |
| GB2175769B (en) * | 1985-04-27 | 1989-12-28 | Sony Corp | Method and apparatus for processing an image signal |
| JP2787146B2 (ja) * | 1985-04-30 | 1998-08-13 | 株式会社 ピ−エフユ− | データ圧縮伸長装置 |
| JPH02501699A (ja) * | 1987-08-17 | 1990-06-07 | ディジタル イクイプメント コーポレーション | Ｃｃｉｔｔ符号化された絵素から絵素像データを生成するシステム |
| JPH06101796B2 (ja) * | 1988-03-07 | 1994-12-12 | 株式会社日立製作所 | 多色読み取り装置及び多色フアクシミリ |
| JP2924964B2 (ja) * | 1988-09-02 | 1999-07-26 | 富士ゼロックス株式会社 | 画像情報符号化装置、画像情報復号化装置及び画像情報符号化復号化装置 |
| US5196945A (en) * | 1990-09-04 | 1993-03-23 | Motorola, Inc. | Data compression/expansion circuit for facsimile apparatus |
| JPH05210481A (ja) * | 1991-09-18 | 1993-08-20 | Ncr Internatl Inc | 直接アクセス式ビデオバス |
| CA2063621C (en) | 1991-10-03 | 1999-03-16 | Wayne M. Doran | Method and modular system for high speed processing of item images |
| US5390262A (en) * | 1991-10-03 | 1995-02-14 | Ncr Corporation | Method for splitting and configuring a multi-channel image processing system |
| US6047112A (en) | 1992-06-30 | 2000-04-04 | Discovision Associates | Technique for initiating processing of a data stream of encoded video information |
| US6330665B1 (en) | 1992-06-30 | 2001-12-11 | Discovision Associates | Video parser |
| US6435737B1 (en) | 1992-06-30 | 2002-08-20 | Discovision Associates | Data pipeline system and data encoding method |
| US5768561A (en) | 1992-06-30 | 1998-06-16 | Discovision Associates | Tokens-based adaptive video processing arrangement |
| US5784631A (en) * | 1992-06-30 | 1998-07-21 | Discovision Associates | Huffman decoder |
| NL9201415A (nl) * | 1992-08-06 | 1994-03-01 | Oce Nederland Bv | Werkwijze en inrichting voor het coderen en decoderen van digitale beeldgegevens. |
| KR940008389A (ko) | 1992-09-30 | 1994-04-29 | 가나이 쯔또무 | 화상신호처리장치 및 이것을 사용한 정보송수신장치 |
| JPH06268842A (ja) * | 1993-03-15 | 1994-09-22 | Hitachi Ltd | 画像処理装置 |
| JP3471384B2 (ja) * | 1993-03-19 | 2003-12-02 | 富士通株式会社 | データ転送装置及びデータ転送処理方法 |
| US5768629A (en) * | 1993-06-24 | 1998-06-16 | Discovision Associates | Token-based adaptive video processing arrangement |
| US5764804A (en) * | 1993-10-14 | 1998-06-09 | Seiko Epson Corporation | Data encoding and decoding system |
| DE19817720A1 (de) * | 1998-04-21 | 1999-10-28 | Heidelberger Druckmasch Ag | Verfahren zur Bilddatenkomprimierung für Zwei-Farben-Bilder |
| US8023564B2 (en) * | 2004-02-04 | 2011-09-20 | Broadcom Corporaiton | System and method for providing data starting from start codes aligned with byte boundaries in multiple byte words |
| KR100594305B1 (ko) * | 2004-12-17 | 2006-06-30 | 삼성전자주식회사 | 시리얼 ａｔａ 인터페이스를 이용하여 광학 디스크드라이버의 프로그램 코드를 업데이트하는 장치 및 그 방법 |
| AU2005248949B2 (en) * | 2005-12-23 | 2010-04-01 | Canon Kabushiki Kaisha | Efficient Halftone Image Compression |
| US20140072027A1 (en) * | 2012-09-12 | 2014-03-13 | Ati Technologies Ulc | System for video compression |
| JP6232945B2 (ja) * | 2013-11-07 | 2017-11-22 | 株式会社リコー | 画像処理装置 |
| KR20160011015A (ko) * | 2014-07-21 | 2016-01-29 | 에스케이하이닉스 주식회사 | 어드레스 생성회로 및 이를 포함하는 메모리 장치 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3991267A (en) * | 1970-01-26 | 1976-11-09 | Eg & G, Inc. | Method for producing a compressed digital representation of a visible image |
| US3927251A (en) * | 1973-05-18 | 1975-12-16 | Rca Corp | Method and apparatus for the detection and control of errors in two-dimensionally compressed image data |
| JPS587109B2 (ja) * | 1974-09-09 | 1983-02-08 | ケイディディ株式会社 | フアクシミリシンゴウ ノ ジヨウホウヘンカガソアドレスフゴウカホウシキ |
| JPS51132015A (en) * | 1974-12-23 | 1976-11-16 | Fujitsu Ltd | Picture signal encoding transmission system |
| JPS5255313A (en) * | 1975-10-30 | 1977-05-06 | Kokusai Denshin Denwa Co Ltd | Facsimile signal coding system |
| JPS6043703B2 (ja) * | 1976-02-27 | 1985-09-30 | 富士ゼロックス株式会社 | ２値信号フアクシミリデ−タ圧縮方式 |
| JPS5826713B2 (ja) * | 1976-06-28 | 1983-06-04 | 日本電信電話株式会社 | ２値信号の逐次境界差分符号化伝送方式 |
| JPS5399738A (en) * | 1977-02-10 | 1978-08-31 | Hitachi Ltd | Decoding system for variable length code |
| JPS545613A (en) * | 1977-06-16 | 1979-01-17 | Kokusai Denshin Denwa Co Ltd | Facsimile signal encoding system |
| CA1128645A (en) * | 1978-07-31 | 1982-07-27 | Yasuhiro Yamazaki | Transmission method and system for facsimile signal |
| CA1128646A (en) * | 1978-11-22 | 1982-07-27 | Yasuhiro Yamazaki | Coding method for facsimile signal |
| JPS55102968A (en) * | 1979-01-31 | 1980-08-06 | Sharp Corp | Run-length decoding system for mh code |
| JPS5610774A (en) * | 1979-07-09 | 1981-02-03 | Ricoh Co Ltd | Facsimile device |
| JPS5617576A (en) * | 1979-07-20 | 1981-02-19 | Sanyo Electric Co Ltd | Facsimile receiver |
| JPS56116367A (en) * | 1980-02-18 | 1981-09-12 | Nippon Telegr & Teleph Corp <Ntt> | Code conversion system for facsimile signal |
| JPS57197961A (en) * | 1981-03-11 | 1982-12-04 | Fujitsu Ltd | Conversion system for image data |
| US4486784A (en) * | 1982-12-27 | 1984-12-04 | International Business Machines Corporation | Image compression systems |
| US4631598A (en) * | 1984-10-15 | 1986-12-23 | Burkhardt Norman S | High speed, high resolution image processing system |
-
1983
- 1983-01-10 JP JP58001071A patent/JPS59126368A/ja active Granted
-
1984
- 1984-01-05 US US06/568,413 patent/US4597016A/en not_active Ceased
- 1984-01-10 DE DE8484100187T patent/DE3484809D1/de not_active Expired - Lifetime
- 1984-01-10 EP EP84100187A patent/EP0133442B1/en not_active Expired
-
1988
- 1988-06-22 US US07/209,935 patent/USRE33632E/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0133442A3 (en) | 1987-01-07 |
| DE3484809D1 (de) | 1991-08-22 |
| EP0133442A2 (en) | 1985-02-27 |
| JPS59126368A (ja) | 1984-07-20 |
| US4597016A (en) | 1986-06-24 |
| EP0133442B1 (en) | 1991-07-17 |
| USRE33632E (en) | 1991-07-09 |
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