JPH0573211A - ゼロ点検出回路 - Google Patents
ゼロ点検出回路Info
- Publication number
- JPH0573211A JPH0573211A JP26051191A JP26051191A JPH0573211A JP H0573211 A JPH0573211 A JP H0573211A JP 26051191 A JP26051191 A JP 26051191A JP 26051191 A JP26051191 A JP 26051191A JP H0573211 A JPH0573211 A JP H0573211A
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Abstract
(57)【要約】
【目的】 コンパレータや多ビットＡ／Ｄ変換器等の基
準電圧として必要な正確なグランド電位（ゼロ点）を自
動的に検出し、補償電圧を発生して近づける。 【構成】 装置の出力データをあらかじめ設定されたデ
ータと比較する比較回路２と、出力データの方が大きい
回数をカウントするカウンタ４と、カウンタのデータを
記憶するラッチ６と、記憶されたデータをゼロ点からの
電位差に対応するデータに変換するデータ交換ＲＯＭ１
０と、読み出されたデータをＤ／Ａ変換して装置のグラ
ンドに加えるための電流出力Ｄ／Ａ変換器１２及び電流
→電圧スケーリング変換器１４から構成される。
準電圧として必要な正確なグランド電位（ゼロ点）を自
動的に検出し、補償電圧を発生して近づける。 【構成】 装置の出力データをあらかじめ設定されたデ
ータと比較する比較回路２と、出力データの方が大きい
回数をカウントするカウンタ４と、カウンタのデータを
記憶するラッチ６と、記憶されたデータをゼロ点からの
電位差に対応するデータに変換するデータ交換ＲＯＭ１
０と、読み出されたデータをＤ／Ａ変換して装置のグラ
ンドに加えるための電流出力Ｄ／Ａ変換器１２及び電流
→電圧スケーリング変換器１４から構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ゼロ点（真の接地電
位）を検出して近づけていく方式に関し、特に高精度の
コンパレータや多ビット出力のＡ／Ｄ変換器等の装置の
基準電圧として必要なゼロ点位置を装置の出力データか
ら検出し、基準電圧との差を補償していく方式に関す
る。
位）を検出して近づけていく方式に関し、特に高精度の
コンパレータや多ビット出力のＡ／Ｄ変換器等の装置の
基準電圧として必要なゼロ点位置を装置の出力データか
ら検出し、基準電圧との差を補償していく方式に関す
る。
【０００２】
【従来の技術】従来、ゼロ点の検出及び補償方法として
装置への入力信号が持つＤＣオフセット成分を積分し、
装置の参照電圧に帰還する方式があった。図３に一例と
してこの方式を用いた積分器を示す。時定数抵抗１０１
とコンデンサ１０２及び高速演算増幅器１０３からなる
広帯域用積分器の精度を良くするためには、高速演算増
幅器が持つ入力オフセット電圧分をキャンセルする必要
がある。低雑音、超低オフセット演算増幅器１０８と入
力オフセット電圧を積分する時定数抵抗１０６とコンデ
ンサ１０７とオフセット電圧に対する補償値を決める抵
抗１０９，１１０は、ゼロ点検出、補償機能を持ってい
る。以下にその動作を説明する。ｉ）オフセット電圧が
ゼロ点から見て正の値の場合は、抵抗１０６を通してオ
フセット量に比例した電流がコンデンサ１０７に流れ込
み、抵抗１０９側に負の電圧を発生させる。発生電圧は
抵抗１０９，１１０によって減衰された後、高速演算増
幅器１０３の非反転入力に加えられ、これにより抵抗１
１１にオフセット補償電流が反転入力へ流れ込んでオフ
セット電圧をゼロ点へ近づける。ii）オフセット電圧が
ゼロ点から見て負の値の場合は、コンデンサ１０７から
オフセット量に比例した電流が流れ出し、抵抗１０９側
に正の電圧を発生させる。発生電圧は減衰された後、高
速演算増幅器１０３の非反転入力に加えられ、これによ
りオフセット補償電流が反転入力から流れ出し、オフセ
ット電圧をゼロ点へ近づける。
装置への入力信号が持つＤＣオフセット成分を積分し、
装置の参照電圧に帰還する方式があった。図３に一例と
してこの方式を用いた積分器を示す。時定数抵抗１０１
とコンデンサ１０２及び高速演算増幅器１０３からなる
広帯域用積分器の精度を良くするためには、高速演算増
幅器が持つ入力オフセット電圧分をキャンセルする必要
がある。低雑音、超低オフセット演算増幅器１０８と入
力オフセット電圧を積分する時定数抵抗１０６とコンデ
ンサ１０７とオフセット電圧に対する補償値を決める抵
抗１０９，１１０は、ゼロ点検出、補償機能を持ってい
る。以下にその動作を説明する。ｉ）オフセット電圧が
ゼロ点から見て正の値の場合は、抵抗１０６を通してオ
フセット量に比例した電流がコンデンサ１０７に流れ込
み、抵抗１０９側に負の電圧を発生させる。発生電圧は
抵抗１０９，１１０によって減衰された後、高速演算増
幅器１０３の非反転入力に加えられ、これにより抵抗１
１１にオフセット補償電流が反転入力へ流れ込んでオフ
セット電圧をゼロ点へ近づける。ii）オフセット電圧が
ゼロ点から見て負の値の場合は、コンデンサ１０７から
オフセット量に比例した電流が流れ出し、抵抗１０９側
に正の電圧を発生させる。発生電圧は減衰された後、高
速演算増幅器１０３の非反転入力に加えられ、これによ
りオフセット補償電流が反転入力から流れ出し、オフセ
ット電圧をゼロ点へ近づける。
【０００３】
【発明が解決しようとする課題】この従来のゼロ点検出
及び補償方法は、時間的に連続なフィードバック制御系
を構成しているため過大な外乱入力があると系が不安定
な状態に陥りやすい。また、ゼロ点位置が低雑音、超低
オフセット演算増幅器の非反転入力点と仮定される為、
この点が例えば基板上で直接接地されるとすると取り扱
う信号によっては真のゼロ点からかなり変動することに
なるという問題点があった。従って、入力信号が広帯域
で且つダイナミックレンジが大きい場合には適していな
い。
及び補償方法は、時間的に連続なフィードバック制御系
を構成しているため過大な外乱入力があると系が不安定
な状態に陥りやすい。また、ゼロ点位置が低雑音、超低
オフセット演算増幅器の非反転入力点と仮定される為、
この点が例えば基板上で直接接地されるとすると取り扱
う信号によっては真のゼロ点からかなり変動することに
なるという問題点があった。従って、入力信号が広帯域
で且つダイナミックレンジが大きい場合には適していな
い。
【０００４】
【課題を解決するための手段】本発明のゼロ点検出回路
は、装置の出力データを設定データと比較する比較回路
と、出力データが設定データより大きい場合に発生する
パルス信号をカウントするカウンタと、カウンタのデー
タを一定周期毎に記憶するラッチ部と、一定周期を作り
出すためのクロック発生器及びカウンタと、記憶された
データをゼロ点補償データに交換する読出し専用メモリ
と、読出されたデータをＤ／Ａ変換する変換器とを備え
ている。
は、装置の出力データを設定データと比較する比較回路
と、出力データが設定データより大きい場合に発生する
パルス信号をカウントするカウンタと、カウンタのデー
タを一定周期毎に記憶するラッチ部と、一定周期を作り
出すためのクロック発生器及びカウンタと、記憶された
データをゼロ点補償データに交換する読出し専用メモリ
と、読出されたデータをＤ／Ａ変換する変換器とを備え
ている。
【０００５】又、本発明のゼロ点検出回路は装置の出力
データの平均値を求める演算回路と一定周期を作り出す
クロック発生器とを有し前記演算回路出力を一定周期毎
に記憶するラッチ部と、記憶されたデータをゼロ点補償
データに交換する読出し専用メモリと、読出されたデー
タをＤ／Ａ変換する変換器とを備えている。
データの平均値を求める演算回路と一定周期を作り出す
クロック発生器とを有し前記演算回路出力を一定周期毎
に記憶するラッチ部と、記憶されたデータをゼロ点補償
データに交換する読出し専用メモリと、読出されたデー
タをＤ／Ａ変換する変換器とを備えている。
【０００６】
【実施例】（１）次に、本発明について図面を参照して
説明する。図１は本発明のゼロ点検出回路を、多ビット
出力のＡ／Ｄ変換器の基準電圧として必要なゼロ点の検
出に適用した実施例である。ゼロ点検出回路は１〜１３
から構成される。入力信号（ビデオ信号）は、Ａ／Ｄ変
換器２２に入る。Ａ／Ｄ変換器２２は、クロック発生器
１から発生するサンプリングクロック信号に同期してＡ
／Ｄ変換を行い、その出力データは比較回路２に入力さ
れる。比較回路２は、Ａ／Ｄ変換出力データとデータ設
定３により設定されるデータの中間値とを比較してＡ／
Ｄ変換出力データが大きければパルス信号をカウンタ４
に出力する。カウンタ４のデータは一定周期毎にラッチ
６で記憶されデータ交換ＲＯＭ１０のアドレスとして入
力される。カウンタ７は、サンプリングクロック信号を
カウントし、デコーダ８はカウンタ出力が一定値に達し
た時にデータラッチパルスをラッチ６に出力する。デー
タラッチパルスはまた、インバータ９により反転した後
カウンタ７のリセットパルス及びカウンタ４のクリアパ
ルスとして入力される。カウンタ４のデータがラッチさ
れる周期をＴ、サンプリングクロック周波数をｆとすれ
ば、この周期内のＡ／Ｄ変換出力データ総数はｆＴであ
り、Ａ／Ｄ変換器の基準電圧であるグランドがゼロ点で
あればラッチされるデータはｆＴ／２となる。データ交
換ＲＯＭ１０は、ラッチされたデータとデータ“ｆＴ／
２”との差をゼロ点からの変位電圧値に変換する。つま
り、アドレスとしてｆＴ／２が入力されれば読み出され
る値はゼロであり、アドレスがｆＴ／２より大きくなれ
ばゼロ点より高いグランド電位をゼロ点にさせるための
負の値が読み出され、アドレスがｆＴ／２より小さくな
ればゼロ点より低いグランド電位をゼロ点にさせるため
の正の値が読み出される。電流出力Ｄ／Ａ変換器１２
は、基準電流発生源１３から入力される電流を基準とし
て、データ交換ＲＯＭ１０から読み出されたデータに比
例した電圧（又は電流）を出力し、補償電圧値（又は電
流値）としてＡ／Ｄ変換器２２のグランドに加えられ
る。 （２）あらかじめ当該入力信号が一定周期内で正負均等
になる事が判明している場合は、図２に示すような回路
で本発明は構成可能で以下図２について説明する。ゼロ
点検出回路は１〜１３から構成される。入力信号（ビデ
オ信号）は、１ビットサンプラ２４に入る。１ビットサ
ンプラ２４は、クロック発生器１から発生するサンプリ
ングクロック信号に同期して１ビットＡ／Ｄ変換を行
い、その出力データは演算回路１４に入力される。演算
回路１４は、入力されたデータの平均値を求め、その結
果はラッチ６で記憶されデータ交換ＲＯＭ１０のアドレ
スとなる。カウンタ７は、サンプリングクロック信号を
カウントし、デコーダ８はカウンタ出力が一定値に達し
た時にデータラッチパルスをラッチ６に出力する。デー
タラッチパルスはまた、インバータ９により反転した後
カウンタ７のリセットパルス及び演算回路１４のクリア
パルスとして入力される。データ交換ＲＯＭ１０は、ラ
ッチされたデータをゼロ点からの変位電圧値に変換する
もので、電流出力Ｄ／Ａ変換器１２は、基準電流発生源
１３から入力される電流を基準としてデータ交換ＲＯＭ
１０から読み出されたデータに比例した電圧（又は電
流）を出力し、補償電圧値（又は電流値）として１ビッ
トサンプラ２４のグランドに加えられる。
説明する。図１は本発明のゼロ点検出回路を、多ビット
出力のＡ／Ｄ変換器の基準電圧として必要なゼロ点の検
出に適用した実施例である。ゼロ点検出回路は１〜１３
から構成される。入力信号（ビデオ信号）は、Ａ／Ｄ変
換器２２に入る。Ａ／Ｄ変換器２２は、クロック発生器
１から発生するサンプリングクロック信号に同期してＡ
／Ｄ変換を行い、その出力データは比較回路２に入力さ
れる。比較回路２は、Ａ／Ｄ変換出力データとデータ設
定３により設定されるデータの中間値とを比較してＡ／
Ｄ変換出力データが大きければパルス信号をカウンタ４
に出力する。カウンタ４のデータは一定周期毎にラッチ
６で記憶されデータ交換ＲＯＭ１０のアドレスとして入
力される。カウンタ７は、サンプリングクロック信号を
カウントし、デコーダ８はカウンタ出力が一定値に達し
た時にデータラッチパルスをラッチ６に出力する。デー
タラッチパルスはまた、インバータ９により反転した後
カウンタ７のリセットパルス及びカウンタ４のクリアパ
ルスとして入力される。カウンタ４のデータがラッチさ
れる周期をＴ、サンプリングクロック周波数をｆとすれ
ば、この周期内のＡ／Ｄ変換出力データ総数はｆＴであ
り、Ａ／Ｄ変換器の基準電圧であるグランドがゼロ点で
あればラッチされるデータはｆＴ／２となる。データ交
換ＲＯＭ１０は、ラッチされたデータとデータ“ｆＴ／
２”との差をゼロ点からの変位電圧値に変換する。つま
り、アドレスとしてｆＴ／２が入力されれば読み出され
る値はゼロであり、アドレスがｆＴ／２より大きくなれ
ばゼロ点より高いグランド電位をゼロ点にさせるための
負の値が読み出され、アドレスがｆＴ／２より小さくな
ればゼロ点より低いグランド電位をゼロ点にさせるため
の正の値が読み出される。電流出力Ｄ／Ａ変換器１２
は、基準電流発生源１３から入力される電流を基準とし
て、データ交換ＲＯＭ１０から読み出されたデータに比
例した電圧（又は電流）を出力し、補償電圧値（又は電
流値）としてＡ／Ｄ変換器２２のグランドに加えられ
る。 （２）あらかじめ当該入力信号が一定周期内で正負均等
になる事が判明している場合は、図２に示すような回路
で本発明は構成可能で以下図２について説明する。ゼロ
点検出回路は１〜１３から構成される。入力信号（ビデ
オ信号）は、１ビットサンプラ２４に入る。１ビットサ
ンプラ２４は、クロック発生器１から発生するサンプリ
ングクロック信号に同期して１ビットＡ／Ｄ変換を行
い、その出力データは演算回路１４に入力される。演算
回路１４は、入力されたデータの平均値を求め、その結
果はラッチ６で記憶されデータ交換ＲＯＭ１０のアドレ
スとなる。カウンタ７は、サンプリングクロック信号を
カウントし、デコーダ８はカウンタ出力が一定値に達し
た時にデータラッチパルスをラッチ６に出力する。デー
タラッチパルスはまた、インバータ９により反転した後
カウンタ７のリセットパルス及び演算回路１４のクリア
パルスとして入力される。データ交換ＲＯＭ１０は、ラ
ッチされたデータをゼロ点からの変位電圧値に変換する
もので、電流出力Ｄ／Ａ変換器１２は、基準電流発生源
１３から入力される電流を基準としてデータ交換ＲＯＭ
１０から読み出されたデータに比例した電圧（又は電
流）を出力し、補償電圧値（又は電流値）として１ビッ
トサンプラ２４のグランドに加えられる。
【０００７】
【発明の効果】以上説明したように本発明は、装置の出
力データが設定データより大きくなる回数をカウントす
ることにより装置の基準電圧として使われるグランド電
位のゼロ点からの差を検出し、ゼロ点に戻す効果を有す
る。
力データが設定データより大きくなる回数をカウントす
ることにより装置の基準電圧として使われるグランド電
位のゼロ点からの差を検出し、ゼロ点に戻す効果を有す
る。
【図１】本発明のゼロ点検出回路を多ビット出力のＡ／
Ｄ変換器の基準電圧として必要なゼロ点の検出に適用し
た実施例のブロック図である。
Ｄ変換器の基準電圧として必要なゼロ点の検出に適用し
た実施例のブロック図である。
【図２】本発明のゼロ点検出回路を、一定周期内で正負
均等になる入力信号を１ビットＡ／Ｄ変換するサンプラ
の基準電圧として必要なゼロ点の検出に適用した実施例
のブロック図である。
均等になる入力信号を１ビットＡ／Ｄ変換するサンプラ
の基準電圧として必要なゼロ点の検出に適用した実施例
のブロック図である。
【図３】従来のゼロ点検出及び補償回路の一例である。
１ クロック発生器 ２ 比較回路 ３ データ設定 ４ カウンタ（ＣＫはクロック、ＣＬＲはクリア） ６ ラッチ ７ カウンタ（ＲＳＴはリセット） ８ デコーダ ９ インバータ １０ データ交換ＲＯＭ １２ 電流出力Ｄ／Ａ変換器 １３ 基準電流発生源 １４ 演算回路 ２２ Ａ／Ｄ変換器（Ｇはグランド） ２３ スイッチ ２４ １ビットサンプラ
Claims (2)
- 【請求項１】 ゼロ点検出が必要な装置の出力データを
設定データと比較する比較回路と、出力データが設定デ
ータより大きい場合に発生するパルス信号をカウントす
るカウンタと、カウンタのデータを一定周期毎に記憶す
るラッチ部と、一定周期を作り出すためのクロック発生
器及びカウンタと、記憶されたデータをゼロ点補償デー
タに交換する読出し専用メモリと、読出されたデータを
Ｄ／Ａ変換する変換器からなるゼロ点検出回路。 - 【請求項２】 ゼロ点検出が必要な装置の出力データの
平均値を求める演算回路と一定周期を作り出すクロック
発生器とを有し前記演算回路出力を一定周期毎に記憶す
るラッチ部と、記憶されたデータをゼロ点補償データに
交換する読出し専用メモリと、読出されたデータをＤ／
Ａ変換する変換器からなるゼロ点検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051191A JPH0573211A (ja) | 1991-09-12 | 1991-09-12 | ゼロ点検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051191A JPH0573211A (ja) | 1991-09-12 | 1991-09-12 | ゼロ点検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573211A true JPH0573211A (ja) | 1993-03-26 |
Family
ID=17348983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26051191A Pending JPH0573211A (ja) | 1991-09-12 | 1991-09-12 | ゼロ点検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573211A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116735948A (zh) * | 2023-08-14 | 2023-09-12 | 深圳市思远半导体有限公司 | 一种过零检测电路和开关电源 |
-
1991
- 1991-09-12 JP JP26051191A patent/JPH0573211A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116735948A (zh) * | 2023-08-14 | 2023-09-12 | 深圳市思远半导体有限公司 | 一种过零检测电路和开关电源 |
| CN116735948B (zh) * | 2023-08-14 | 2023-12-15 | 深圳市思远半导体有限公司 | 一种过零检测电路和开关电源 |
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