JPH0573324B2 - - Google Patents
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- JPH0573324B2 JPH0573324B2 JP18214287A JP18214287A JPH0573324B2 JP H0573324 B2 JPH0573324 B2 JP H0573324B2 JP 18214287 A JP18214287 A JP 18214287A JP 18214287 A JP18214287 A JP 18214287A JP H0573324 B2 JPH0573324 B2 JP H0573324B2
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- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、積層型半導体装置、特に、絶縁層
上に形成された単結晶半導体層上に積層型半導体
装置を作成する積層型半導体装置の製造方法に関
するものである。
上に形成された単結晶半導体層上に積層型半導体
装置を作成する積層型半導体装置の製造方法に関
するものである。
近年、半導体装置の高密度化、高速化、多機能
化等を実現するため、絶縁層上に単結晶半導体膜
に回路素子を製造する試み、さらにはこの回路素
子を、絶縁層を介して立体的に多層積層する積層
型半導体装置を製造する試みがなされている。
化等を実現するため、絶縁層上に単結晶半導体膜
に回路素子を製造する試み、さらにはこの回路素
子を、絶縁層を介して立体的に多層積層する積層
型半導体装置を製造する試みがなされている。
前述の半導体装置の一例として、絶縁層上に堆
積された非単結晶の半導体層にレーザ光等のエネ
ルギー線を照射することにより、半導体層のみを
加熱、溶融させて単結晶化し、この単結晶化され
た半導体層に回路素子を形成する方法がある。
積された非単結晶の半導体層にレーザ光等のエネ
ルギー線を照射することにより、半導体層のみを
加熱、溶融させて単結晶化し、この単結晶化され
た半導体層に回路素子を形成する方法がある。
第４図ａ〜ｈは従来の積層型半導体装置の製造
方法の工程を示す工程別断面図であり、図におい
て、１１は半導体単結晶基板としての単結晶シリ
コン基板、２１，２３および２５は酸化膜、２
２，２４は絶縁層としての酸化膜（以下、層間絶
縁膜という。）、３１，３２および３３はゲート電
極、４１，４２および４３はソース・ドレイン配
線、５１，５２は開口部、６１，６２は開口部５
１，５２に選択エピタキシヤル法によつて成長さ
せたシリコン単結晶層（以下、エピ成長シリコン
という。）、７１は多結晶シリコン、７２は溶融シ
リコン、７３，７４，７５，７６，７７および７
８は単結晶化シリコン、７９は多結晶シリコン、
８１はレーザ光、Ａ，Ｂ，Ｃは第１、第２および
第３層目のMOSトランジスタを示す。
方法の工程を示す工程別断面図であり、図におい
て、１１は半導体単結晶基板としての単結晶シリ
コン基板、２１，２３および２５は酸化膜、２
２，２４は絶縁層としての酸化膜（以下、層間絶
縁膜という。）、３１，３２および３３はゲート電
極、４１，４２および４３はソース・ドレイン配
線、５１，５２は開口部、６１，６２は開口部５
１，５２に選択エピタキシヤル法によつて成長さ
せたシリコン単結晶層（以下、エピ成長シリコン
という。）、７１は多結晶シリコン、７２は溶融シ
リコン、７３，７４，７５，７６，７７および７
８は単結晶化シリコン、７９は多結晶シリコン、
８１はレーザ光、Ａ，Ｂ，Ｃは第１、第２および
第３層目のMOSトランジスタを示す。
次に、積層型半導体装置の製造について説明す
る。
る。
まず、単結晶シリコン基板１１の上に酸化膜２
１、ゲート電極３１およびソース・ドレイン配線
４１を形成し、第１層目のMOSトランジスタＡ
を作成する。
１、ゲート電極３１およびソース・ドレイン配線
４１を形成し、第１層目のMOSトランジスタＡ
を作成する。
なお、後の素子の積層化のための高熱処理に耐
えられるように、ソース・ドレイン配線４１，４
２はタングステンシリサイド（WSi2）等の高融
点金属シリサイドで作られている。
えられるように、ソース・ドレイン配線４１，４
２はタングステンシリサイド（WSi2）等の高融
点金属シリサイドで作られている。
次に、第１層目のMOSトランジスタＡの形成
後、層間を絶縁する絶縁膜として層間酸化膜２２
を化学的気相成長法（以下、CVD法という。）に
よつて堆積し、レジスト塗布、エツチバツク法に
よつて表面を平坦化する。
後、層間を絶縁する絶縁膜として層間酸化膜２２
を化学的気相成長法（以下、CVD法という。）に
よつて堆積し、レジスト塗布、エツチバツク法に
よつて表面を平坦化する。
この層間酸化膜２２上に単結晶シリコン基板１
１と同じ結晶軸を持つ単結晶シリコン層を形成す
るために層間酸化膜２２の一部に、単結晶シリコ
ン基板１１に達する１辺が3μｍの正方形の開口
部５１を形成する（第４図ａ）。
１と同じ結晶軸を持つ単結晶シリコン層を形成す
るために層間酸化膜２２の一部に、単結晶シリコ
ン基板１１に達する１辺が3μｍの正方形の開口
部５１を形成する（第４図ａ）。
その後、第４図ｂに示すように、開口部５１に
単結晶シリコン基板１１と同じ結晶軸を持つたエ
ピ成長シリコン６１を成長させ、このエピ成長シ
リコン６１の上に厚さ0.5μｍの多結晶シリコン７
１をCVD法で形成する（第４図ｃ）。
単結晶シリコン基板１１と同じ結晶軸を持つたエ
ピ成長シリコン６１を成長させ、このエピ成長シ
リコン６１の上に厚さ0.5μｍの多結晶シリコン７
１をCVD法で形成する（第４図ｃ）。
その後、多結晶シリコン７１にビーム径100μ
ｍのアルゴン等のレーザ光８１を、矢印の方向へ
走査速度25cm／ｓで走査しながら照射すると、レ
ーザ光８１の照射によつて多結晶シリコン７１は
溶融シリコン７２になり、レーザ光８１の照射が
終了すると、固化再結晶化するが、この際エピ成
長シリコン６１を種とする横方向のエピタキシヤ
ル成長が生じ、層間酸化膜２２の上の多結晶シリ
コン７１は、単結晶シリコン基板１１と同じ結晶
軸を持つた単結晶化シリコン７３になる（第４図
ｄ）。
ｍのアルゴン等のレーザ光８１を、矢印の方向へ
走査速度25cm／ｓで走査しながら照射すると、レ
ーザ光８１の照射によつて多結晶シリコン７１は
溶融シリコン７２になり、レーザ光８１の照射が
終了すると、固化再結晶化するが、この際エピ成
長シリコン６１を種とする横方向のエピタキシヤ
ル成長が生じ、層間酸化膜２２の上の多結晶シリ
コン７１は、単結晶シリコン基板１１と同じ結晶
軸を持つた単結晶化シリコン７３になる（第４図
ｄ）。
このレーザ光照射による酸化膜上への単結晶半
導体層の形成機構については、特開昭61−47192
号公報、特開昭61−48468号公報、特開昭61−
48470号公報および特開昭61−118438号公報に詳
細に述べられている。
導体層の形成機構については、特開昭61−47192
号公報、特開昭61−48468号公報、特開昭61−
48470号公報および特開昭61−118438号公報に詳
細に述べられている。
次に、第４図ｅに示すように、写真製版、エツ
チング技術によつて単結晶化シリコン７３を、
MOSトランジスタを作成する領域の単結晶化シ
リコン７４、第３層目の半導体層の単結晶化の種
としての単結晶化シリコン７５とにパターニング
する。
チング技術によつて単結晶化シリコン７３を、
MOSトランジスタを作成する領域の単結晶化シ
リコン７４、第３層目の半導体層の単結晶化の種
としての単結晶化シリコン７５とにパターニング
する。
その後、この単結晶化シリコン７４の上に第１
層目のMOSトランジスタＡと同じ方法によつて
第２層目のMOSトランジスタＢを作成する（第
４図ｆ）。
層目のMOSトランジスタＡと同じ方法によつて
第２層目のMOSトランジスタＢを作成する（第
４図ｆ）。
次に、第４図ｇに示すように、第２層目の
MOSトランジスタＢを形成後、層間酸化膜２４
をCVD法によつて堆積し、レジスト塗布、エツ
チバツク法によつて表面を平坦化する。
MOSトランジスタＢを形成後、層間酸化膜２４
をCVD法によつて堆積し、レジスト塗布、エツ
チバツク法によつて表面を平坦化する。
その後、この層間酸化膜２４に１辺が3μｍの
正方形の開口部５２を設け、第１層目の場合と同
様に選択エピタキシヤル技術によつてエピ成長シ
リコン６２を成長させる。
正方形の開口部５２を設け、第１層目の場合と同
様に選択エピタキシヤル技術によつてエピ成長シ
リコン６２を成長させる。
次に、このエピ成長シリコン６２の上に多結晶
シリコンをCVD法によつて堆積した後、レーザ
光の照射により、この多結晶シリコンを単結晶化
シリコン７６にする。
シリコンをCVD法によつて堆積した後、レーザ
光の照射により、この多結晶シリコンを単結晶化
シリコン７６にする。
その後、第４図ｈに示すように、第１、第２層
目の場合と同様に、単結晶化シリコン７７の上に
第３層目のMOSトランジスタＣを作成する。
目の場合と同様に、単結晶化シリコン７７の上に
第３層目のMOSトランジスタＣを作成する。
このようにして３層構造の積層型半導体装置、
いわゆる三次元回路素子が作成される。
いわゆる三次元回路素子が作成される。
従来の積層型半導体装置の製造方法は以上のよ
うに行なわれているので、すなわち第３層目の単
結晶化シリコン７６を単結晶シリコン基板１１と
同じ結晶軸を持つた単結晶にするための種として
のエピ成長シリコン６２が選択エピタキシヤル法
によつて作成されるので、この選択エピタキシヤ
ル法で2μｍ前後のエピ成長シリコン６２を開口
部５２のみに成長させるためには950℃で25分の
熱処理が必要である。
うに行なわれているので、すなわち第３層目の単
結晶化シリコン７６を単結晶シリコン基板１１と
同じ結晶軸を持つた単結晶にするための種として
のエピ成長シリコン６２が選択エピタキシヤル法
によつて作成されるので、この選択エピタキシヤ
ル法で2μｍ前後のエピ成長シリコン６２を開口
部５２のみに成長させるためには950℃で25分の
熱処理が必要である。
このような高温で長時間の熱処理を行なうと、
下層（第１層、第２層）の回路素子の単結晶シリ
コン（または単結晶化シリコン）内に導入された
ボロン、砒素等の不純物が拡散し、特に、ゲート
の短いチヤンネルトランジスタにおいては素子の
電気特性が大幅に劣化するので、素子の微細化が
図れず、集積度の向上が図れないという問題点が
あつた。
下層（第１層、第２層）の回路素子の単結晶シリ
コン（または単結晶化シリコン）内に導入された
ボロン、砒素等の不純物が拡散し、特に、ゲート
の短いチヤンネルトランジスタにおいては素子の
電気特性が大幅に劣化するので、素子の微細化が
図れず、集積度の向上が図れないという問題点が
あつた。
上述した問題点を解決するため、開口部５２内
にエピ成長シリコン６２の代わりに成長温度が
650℃と低い多結晶シリコンをCVD法によつて堆
積する方法が考えられる。
にエピ成長シリコン６２の代わりに成長温度が
650℃と低い多結晶シリコンをCVD法によつて堆
積する方法が考えられる。
しかし、第４図ｇにおいて、エピ成長シリコン
６２の代りに多結晶シリコン６２Ａ（図示省略）
を堆積したとすると、種となる単結晶シリコンの
部分は単結晶化シリコン７５のみであり、この単
結晶化シリコン７５を溶融させずに多結晶シリコ
ン６２Ａ全部溶融させるためのレーザ光のパワー
マージンは非常に小さいものになる。
６２の代りに多結晶シリコン６２Ａ（図示省略）
を堆積したとすると、種となる単結晶シリコンの
部分は単結晶化シリコン７５のみであり、この単
結晶化シリコン７５を溶融させずに多結晶シリコ
ン６２Ａ全部溶融させるためのレーザ光のパワー
マージンは非常に小さいものになる。
したがつて、レーザ光のパワーマージンを増大
させるため、第５図に示すように、第３層目の単
結晶化シリコン７９を単結晶シリコン基板１１と
同じ結晶軸にするための種として単結晶シリコン
基板１１まで達する開口部５３を多結晶シリコン
６３で埋め込むという構造も考えられる。
させるため、第５図に示すように、第３層目の単
結晶化シリコン７９を単結晶シリコン基板１１と
同じ結晶軸にするための種として単結晶シリコン
基板１１まで達する開口部５３を多結晶シリコン
６３で埋め込むという構造も考えられる。
しかし、この方法では多結晶シリコン６３を単
結晶シリコン基板１１まで全部に亘つて溶融させ
なければならいため、溶融に必要なレーザ光のパ
ワーが増大し、結局、レーザパワーマージンは増
大しなかつた。
結晶シリコン基板１１まで全部に亘つて溶融させ
なければならいため、溶融に必要なレーザ光のパ
ワーが増大し、結局、レーザパワーマージンは増
大しなかつた。
この発明は、上記のような問題点を解消するた
めになされたもので、良好な横方向エピタキシヤ
ル成長ができる積層型半導体装置の製造方法を得
ることを目的とする。
めになされたもので、良好な横方向エピタキシヤ
ル成長ができる積層型半導体装置の製造方法を得
ることを目的とする。
この発明に係る積層型半導体装置の製造方法
は、「単結晶半導体基板の主表面上に第１の絶縁
層を形成する工程と、前記第１の絶縁層に前記単
結晶半導体基板に達する第１の回航部を形成し、
該第１の開口部を第１の単結晶半導体で埋め込む
工程と、前記第１の単結晶半導体に接して第２の
単結晶半導体層を積層させる工程と、前記第２の
単結晶半導体層上に第２の絶縁層を形成し、この
第２の絶縁層に該第２の単結晶半導体層に達する
第２の開口部を形成する工程と、前記第２の開口
部を多結晶または非晶質の半導体で埋め込み、該
多結晶または非晶質の半導体にエネルギー源を照
射し、該多結晶または非晶質の半導体を溶融さ
せ、前記単結晶半導体基板と同じ結晶方位にエピ
タキシヤル成長を行わせる工程とを備えたことを
特徴とする。
は、「単結晶半導体基板の主表面上に第１の絶縁
層を形成する工程と、前記第１の絶縁層に前記単
結晶半導体基板に達する第１の回航部を形成し、
該第１の開口部を第１の単結晶半導体で埋め込む
工程と、前記第１の単結晶半導体に接して第２の
単結晶半導体層を積層させる工程と、前記第２の
単結晶半導体層上に第２の絶縁層を形成し、この
第２の絶縁層に該第２の単結晶半導体層に達する
第２の開口部を形成する工程と、前記第２の開口
部を多結晶または非晶質の半導体で埋め込み、該
多結晶または非晶質の半導体にエネルギー源を照
射し、該多結晶または非晶質の半導体を溶融さ
せ、前記単結晶半導体基板と同じ結晶方位にエピ
タキシヤル成長を行わせる工程とを備えたことを
特徴とする。
この発明における積層型半導体装置の製造方法
においては、第１の開口部と第２の開口部は第２
の単結晶半導体層を介して連結し、さらに第１の
開口部は第１の単結晶半導体で埋め込まれ、第２
の開口部は多結晶または非晶質の半導体で埋め込
まれているので、エネルギー源により溶融された
多結晶または非晶質の半導体が固化再結晶化する
際に第１の単結晶半導体又は第２の単結晶半導体
層又は単結晶半導体基板を種とするエピタキシヤ
ル成長が生じ、多結晶または非晶質の半導体は単
結晶化する。
においては、第１の開口部と第２の開口部は第２
の単結晶半導体層を介して連結し、さらに第１の
開口部は第１の単結晶半導体で埋め込まれ、第２
の開口部は多結晶または非晶質の半導体で埋め込
まれているので、エネルギー源により溶融された
多結晶または非晶質の半導体が固化再結晶化する
際に第１の単結晶半導体又は第２の単結晶半導体
層又は単結晶半導体基板を種とするエピタキシヤ
ル成長が生じ、多結晶または非晶質の半導体は単
結晶化する。
また、第１および第２の開口部の面積は9μm2
よりも小さいので、エネルギー源の大きさの範囲
内となり、照射時の熱の逃げが少なくなり、多結
晶または非晶質の半導体の横方向へのエピタキシ
ヤル成長が容易に行われる。
よりも小さいので、エネルギー源の大きさの範囲
内となり、照射時の熱の逃げが少なくなり、多結
晶または非晶質の半導体の横方向へのエピタキシ
ヤル成長が容易に行われる。
以下、この発明の一実施例を図について説明す
る。
る。
第１図はこの発明の一実施例による積層型半導
体装置の製造方法の一工程を示す工程断面図であ
り、第４図、第５図と同一部分には同一符号が付
してある。
体装置の製造方法の一工程を示す工程断面図であ
り、第４図、第５図と同一部分には同一符号が付
してある。
図において、６４は１辺が3μｍの正方形の開
口部５２に埋め込まれた多結晶シリコンを示す。
口部５２に埋め込まれた多結晶シリコンを示す。
次に、積層型半導体装置の製造について説明す
る。
る。
なお、前述した従来の技術の説明と重複する部
分については説明を適宜省略する。
分については説明を適宜省略する。
第３層目のトランジスタを作成するための多結
晶シリコン７９にレーザ光を照射して単結晶化を
行なわせるわけであるが、開口部５２内に多結晶
シリコン６４を埋め込んでいるため、その堆積温
度は600℃程度と低く、第１、第２層目のMOSト
ランジスタＡ，Ｂの不純物が拡散し、特性が劣化
することはない。
晶シリコン７９にレーザ光を照射して単結晶化を
行なわせるわけであるが、開口部５２内に多結晶
シリコン６４を埋め込んでいるため、その堆積温
度は600℃程度と低く、第１、第２層目のMOSト
ランジスタＡ，Ｂの不純物が拡散し、特性が劣化
することはない。
さらに、多結晶シリコン７９は多結晶シリコン
６４、単結晶化シリコン７５およびエピ成長シリ
コン６１を介して単結晶シリコン基板１１に連結
しているため、レーザ光の照射時にレーザパワー
が多少大きくなつても固化再結晶化は単結晶化シ
リコン７５、エピ成長シリコン６１、単結晶シリ
コン基板１１のいずれかの単結晶シリコンから起
こり、層間酸化膜２４の上の多結晶シリコン７９
を、常に、横方向エピタキシヤル成長によつて単
結晶シリコン基板１１と同じ結晶軸を持つた単結
晶シリコンにすることができる。
６４、単結晶化シリコン７５およびエピ成長シリ
コン６１を介して単結晶シリコン基板１１に連結
しているため、レーザ光の照射時にレーザパワー
が多少大きくなつても固化再結晶化は単結晶化シ
リコン７５、エピ成長シリコン６１、単結晶シリ
コン基板１１のいずれかの単結晶シリコンから起
こり、層間酸化膜２４の上の多結晶シリコン７９
を、常に、横方向エピタキシヤル成長によつて単
結晶シリコン基板１１と同じ結晶軸を持つた単結
晶シリコンにすることができる。
この単結晶化した多結晶シリコン７９の上に第
３層目のMOSトタンジスタＣを作成し、３層構
造の三次元回路素子が作成される。
３層目のMOSトタンジスタＣを作成し、３層構
造の三次元回路素子が作成される。
なお、上記実施例では、開口部５２をエピ成長
シリコン６１（開口部５１）の上に設けたが、第
２図に示すように、単結晶化シリコン７５を延長
してその上、すなわちエピ成長シリコン６１（開
口部５１）と異なる位置に開口部５２を設けても
単結晶シリコン基板１１まで半導体で連結されれ
ば、同様の効果を奏する。
シリコン６１（開口部５１）の上に設けたが、第
２図に示すように、単結晶化シリコン７５を延長
してその上、すなわちエピ成長シリコン６１（開
口部５１）と異なる位置に開口部５２を設けても
単結晶シリコン基板１１まで半導体で連結されれ
ば、同様の効果を奏する。
そして、３層構造の三次元回路素子について説
明したが、何層構造であつてもよく、各層はトラ
ンジスタ以外のダイオード、コンデンサ等の素子
であつてもよい。
明したが、何層構造であつてもよく、各層はトラ
ンジスタ以外のダイオード、コンデンサ等の素子
であつてもよい。
したがつて、絶縁層の上に１層のみ回路素子を
作成する構造、すなわち第３図に示すように、２
層構造の三次元回路素子の構造であつてもよい。
作成する構造、すなわち第３図に示すように、２
層構造の三次元回路素子の構造であつてもよい。
また、開口部５１，５２を１辺が3μｍの正方
形としたが、その面積が9μm2以下で、レーザビ
ームの大きさ（約直径100μｍ）の範囲内に入れ
ば、エネルギー線の照射時の熱の逃げが少なくな
るので、どのような形状であつてもよい。
形としたが、その面積が9μm2以下で、レーザビ
ームの大きさ（約直径100μｍ）の範囲内に入れ
ば、エネルギー線の照射時の熱の逃げが少なくな
るので、どのような形状であつてもよい。
さらに、単結晶シリコン基板１１から途中まで
選択エピタキシヤル法によつてエピ成長シリコン
６１を成長させたが、単結晶の半導体を形成する
方法はどのような方法でもよく、例えば第４図ａ
において、開口部５１に多結晶シリコンを埋め込
み、開口部５１のみにレーザー光を照射して単結
晶化シリコンにしてもよい。
選択エピタキシヤル法によつてエピ成長シリコン
６１を成長させたが、単結晶の半導体を形成する
方法はどのような方法でもよく、例えば第４図ａ
において、開口部５１に多結晶シリコンを埋め込
み、開口部５１のみにレーザー光を照射して単結
晶化シリコンにしてもよい。
以上説明したように、この発明によれば、第１
の開口部の第１の単結晶半導体と、第２の開口部
の多結晶または非晶質の半導体とが、第２の単結
晶半導体を介して連結しているので、前記多結晶
又は非晶質の半導体はエネルギー源の照射により
溶融された単結晶半導体基板又は第１の単結晶半
導体又は第２の単結晶半導体層を種として、エピ
タキシヤル成長が可能であり、エネルギー源のパ
ワーマージンは増大し、良好なエピタキシヤル成
長が可能となる また、第１および第２の開口部の面積は9μm2
よりも小さいので、エネルギー源の熱の逃げが少
なくなり、多結晶又は非晶質の横方向へのエピタ
キシヤル成長が容易となる。
の開口部の第１の単結晶半導体と、第２の開口部
の多結晶または非晶質の半導体とが、第２の単結
晶半導体を介して連結しているので、前記多結晶
又は非晶質の半導体はエネルギー源の照射により
溶融された単結晶半導体基板又は第１の単結晶半
導体又は第２の単結晶半導体層を種として、エピ
タキシヤル成長が可能であり、エネルギー源のパ
ワーマージンは増大し、良好なエピタキシヤル成
長が可能となる また、第１および第２の開口部の面積は9μm2
よりも小さいので、エネルギー源の熱の逃げが少
なくなり、多結晶又は非晶質の横方向へのエピタ
キシヤル成長が容易となる。
第１図はこの発明の一実施例による積層型半導
体装置の製造方法の一工程を示す工程断面図、第
２図、第３図はこの発明の他の実施例による積層
型半導体装置の製造方法の一工程を示す工程断面
図、第４図ａ〜ｈは従来の積層型半導体装置の製
造方法の工程を示す工程別断面図、第５図は従来
の他の積層型半導体装置の製造方法の一工程を示
す工程断面図である。 図において、１１は単結晶シリコン基板、２
１，２３は酸化膜、２２，２４は酸化膜（絶縁
層）、３１，３２はゲート電極、４１，４２はソ
ース・ドレイン電極、５１，５２は開口部、６１
はシリコン単結晶層、６４は多結晶シリコン、７
４，７５は単結晶化シリコン、７９は多結晶シリ
コン、Ａは第１層目のMOSトランジスタ、Ｂは
第２層目のMOSトランジスタを示す。 なお、図中、同一符号は同一、または相当部分
を示す。
体装置の製造方法の一工程を示す工程断面図、第
２図、第３図はこの発明の他の実施例による積層
型半導体装置の製造方法の一工程を示す工程断面
図、第４図ａ〜ｈは従来の積層型半導体装置の製
造方法の工程を示す工程別断面図、第５図は従来
の他の積層型半導体装置の製造方法の一工程を示
す工程断面図である。 図において、１１は単結晶シリコン基板、２
１，２３は酸化膜、２２，２４は酸化膜（絶縁
層）、３１，３２はゲート電極、４１，４２はソ
ース・ドレイン電極、５１，５２は開口部、６１
はシリコン単結晶層、６４は多結晶シリコン、７
４，７５は単結晶化シリコン、７９は多結晶シリ
コン、Ａは第１層目のMOSトランジスタ、Ｂは
第２層目のMOSトランジスタを示す。 なお、図中、同一符号は同一、または相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ 単結晶半導体基板の主表面上に第１の絶縁層
を形成する工程と、前記第１の絶縁層に前記単結
晶半導体基板に達する第１の開口部を形成し、該
第１の開口部を第１の単結晶半導体で埋め込む工
程と、前記第１の単結晶半導体に接して第２の単
結晶半導体層を積層させる工程と、前記第２の単
結晶半導体層上に第２の絶縁層を形成し、この第
２の絶縁層に該第２の単結晶半導体層に達する第
２の開口部を形成する工程と、前記第２の開口部
を多結晶または非晶質の半導体で埋め込み、該多
結晶または非晶質の半導体にエネルギー源を照射
し、該多結晶または非晶質の半導体を溶融させ、
前記単結晶半導体基板と同じ結晶方位にエピタキ
シヤル成長を行わせる工程とを備えたことを特徴
とする積層型半導体装置の製造方法。 ２ 第１および第２の開口部の面積を9μm2より
も小さく形成することを特徴とする特許請求の範
囲第１項記載の積層型半導体装置の製造方法。 ３ 第２の開口部は、第１の開口部の真上に形成
されることを特徴とする特許請求の範囲第１項記
載の積層型半導体装置の製造方法。 ４ 単結晶半導体基板は、単結晶シリコン基板で
あることを特徴とする特許請求の範囲第１項ない
し第３項のいずれかに記載の積層型半導体装置の
製造方法。 ５ エネルギー源はレーザー光であることを特徴
とする特許請求の範囲第１ないし第４項のいずれ
かに記載の積層型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18214287A JPS6427221A (en) | 1987-07-23 | 1987-07-23 | Manufacture of laminated type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18214287A JPS6427221A (en) | 1987-07-23 | 1987-07-23 | Manufacture of laminated type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6427221A JPS6427221A (en) | 1989-01-30 |
| JPH0573324B2 true JPH0573324B2 (ja) | 1993-10-14 |
Family
ID=16113085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18214287A Granted JPS6427221A (en) | 1987-07-23 | 1987-07-23 | Manufacture of laminated type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6427221A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005022306B4 (de) * | 2004-05-17 | 2009-12-31 | Samsung Electronics Co., Ltd., Suwon | Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Fin-Feldeffekttransistor (FinFET) |
| JP4510707B2 (ja) * | 2004-09-08 | 2010-07-28 | 三星電子株式会社 | エピタキシャル膜の形成方法と、これを用いた薄膜形成方法、及び半導体装置の製造方法 |
-
1987
- 1987-07-23 JP JP18214287A patent/JPS6427221A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6427221A (en) | 1989-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |