JPH0560668B2 - - Google Patents
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- Publication number
- JPH0560668B2 JPH0560668B2 JP62098734A JP9873487A JPH0560668B2 JP H0560668 B2 JPH0560668 B2 JP H0560668B2 JP 62098734 A JP62098734 A JP 62098734A JP 9873487 A JP9873487 A JP 9873487A JP H0560668 B2 JPH0560668 B2 JP H0560668B2
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- JP
- Japan
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- polycrystalline silicon
- island
- silicon
- groove
- polycrystalline
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、SOI（Semiconductor On
Insulator）構造の半導体装置の製造方法に関す
るものである。
Insulator）構造の半導体装置の製造方法に関す
るものである。
従来の技術
従来より高集積、高速、多機能の高性能半導体
装置の実現を目指して、SOIデバイスの開発が活
発に行われている。SOIデバイスを作成する上で
最も基本的な技術として、絶縁基板上に単結晶半
導体層を形成するいわゆる単結晶化技術がある
〔B.R.Appleton ＆ G.K.Celler編、Laser and
Electron−Beam Interaction with solids（レー
ザー アンド エレクトロン ビーム インタラ
クター ウイズ ソリツズ）、North−Holland、
NewYork、（1982）等〕たとえばSiO2等の非晶
質絶縁基板上に形成された多結晶シリコン層をレ
ーザビームや電子ビーム照射もしくは、カーボン
ヒータやランプ加熱等により溶融、再結晶化する
方法がある。SOIにデバイスを形成する場合、単
結晶が必要な部分はMOSトランジスタのゲート
部分とソース、ドレインの接合領域のみの局所的
に限定された部分である。
装置の実現を目指して、SOIデバイスの開発が活
発に行われている。SOIデバイスを作成する上で
最も基本的な技術として、絶縁基板上に単結晶半
導体層を形成するいわゆる単結晶化技術がある
〔B.R.Appleton ＆ G.K.Celler編、Laser and
Electron−Beam Interaction with solids（レー
ザー アンド エレクトロン ビーム インタラ
クター ウイズ ソリツズ）、North−Holland、
NewYork、（1982）等〕たとえばSiO2等の非晶
質絶縁基板上に形成された多結晶シリコン層をレ
ーザビームや電子ビーム照射もしくは、カーボン
ヒータやランプ加熱等により溶融、再結晶化する
方法がある。SOIにデバイスを形成する場合、単
結晶が必要な部分はMOSトランジスタのゲート
部分とソース、ドレインの接合領域のみの局所的
に限定された部分である。
発明が解決しようとする問題点
前記に述べた、従来技術を用いたSOIMOSト
ランジスタ作成の一例を第４図に示す断面の工程
流れ図に従つて簡単に述べる。絶縁基板たとえば
シリコン基板１００上に形成したSiO2１上に
LPCVD法により多結晶シリコン膜２を形成し、
連続発振アルゴン（CWAr）レーザＬを位印Ｚの
方向に走査しながら照射し、多結晶シリコン２を
溶融、再結晶化する（第４図のａ）。その後、通
常の局所酸化法（LOCOS法）により再結晶化シ
リコン膜を絶縁分離して、SiO2１上に再結晶化
シリコン島１０を形成する（第４図のｂ）。この
再結晶化シリコン島１０を形成するには、第４図
のｃ，ｄに示す工程で形成することもできる。即
ち、SiO2１上に形成した多結晶シリコン膜２を
LOCOS法により一部選択的に酸化して多結晶シ
リコン島２１を形成したのちレーザＬを矢印Ｚの
方向に走査して照射し多結晶シリコン島２１を溶
融、再結晶化して（第４図のｃ）、SiO2１上に再
結晶化シリコン島１０を形成する（第４図のｄ）。
しかる後、通常のMOSトランジスタ形成工程を
用いて、ゲート酸化膜５、ゲート電極６、SiO2
２０、ソースドレイン領域１０ｓ，１０ｄならび
に電極８ｓ，８ｄ等を形成して、第４図のｅに示
すSOIデバイスを作成する。
ランジスタ作成の一例を第４図に示す断面の工程
流れ図に従つて簡単に述べる。絶縁基板たとえば
シリコン基板１００上に形成したSiO2１上に
LPCVD法により多結晶シリコン膜２を形成し、
連続発振アルゴン（CWAr）レーザＬを位印Ｚの
方向に走査しながら照射し、多結晶シリコン２を
溶融、再結晶化する（第４図のａ）。その後、通
常の局所酸化法（LOCOS法）により再結晶化シ
リコン膜を絶縁分離して、SiO2１上に再結晶化
シリコン島１０を形成する（第４図のｂ）。この
再結晶化シリコン島１０を形成するには、第４図
のｃ，ｄに示す工程で形成することもできる。即
ち、SiO2１上に形成した多結晶シリコン膜２を
LOCOS法により一部選択的に酸化して多結晶シ
リコン島２１を形成したのちレーザＬを矢印Ｚの
方向に走査して照射し多結晶シリコン島２１を溶
融、再結晶化して（第４図のｃ）、SiO2１上に再
結晶化シリコン島１０を形成する（第４図のｄ）。
しかる後、通常のMOSトランジスタ形成工程を
用いて、ゲート酸化膜５、ゲート電極６、SiO2
２０、ソースドレイン領域１０ｓ，１０ｄならび
に電極８ｓ，８ｄ等を形成して、第４図のｅに示
すSOIデバイスを作成する。
前記に述べたように、従来法でSOIデバイスを
作成する場合、再結晶化シリコン島を形成したの
ち、ゲート電極形成以降の工程を行う。多結晶シ
リコンを溶融して再結晶化する機構は未だ解明さ
れていないが、基本的には、溶融したシリコンが
熱の放散により、最も温度の低い場所から固化し
再結晶化することはわかつている。このために、
レーザのエネルギー分布を制御したり、反射防止
膜やヒートシンクを部分的に設けた試料構造にす
るなどの工夫がなされ、かなり良質の再結晶化シ
リコン膜が形成できるようになつてきている。し
かし、現状では、最適条件で再結晶化シリコンを
形成した場合でも、結晶粒界や結晶欠陥さらにマ
クロな結晶層の部分的欠如等が存在している。し
たがつて再結晶化シリコン島を作成した後、ゲー
ト電極やソース・ドレイン領域を形成すると、結
晶欠陥等を含まない単結晶領域をゲート部分やソ
ースドレインの接合部分に整合して形成すること
は、きわめて困難であり、その結果、作成した
SOIデバイスの特性は劣化してしまうという問題
点がある。
作成する場合、再結晶化シリコン島を形成したの
ち、ゲート電極形成以降の工程を行う。多結晶シ
リコンを溶融して再結晶化する機構は未だ解明さ
れていないが、基本的には、溶融したシリコンが
熱の放散により、最も温度の低い場所から固化し
再結晶化することはわかつている。このために、
レーザのエネルギー分布を制御したり、反射防止
膜やヒートシンクを部分的に設けた試料構造にす
るなどの工夫がなされ、かなり良質の再結晶化シ
リコン膜が形成できるようになつてきている。し
かし、現状では、最適条件で再結晶化シリコンを
形成した場合でも、結晶粒界や結晶欠陥さらにマ
クロな結晶層の部分的欠如等が存在している。し
たがつて再結晶化シリコン島を作成した後、ゲー
ト電極やソース・ドレイン領域を形成すると、結
晶欠陥等を含まない単結晶領域をゲート部分やソ
ースドレインの接合部分に整合して形成すること
は、きわめて困難であり、その結果、作成した
SOIデバイスの特性は劣化してしまうという問題
点がある。
また、第４図のｅに示すSOIデバイスでは、ト
ランジスタ動作の際、ゲート電極により制御でき
るチヤネル以外のSi島の側面や底面を流れる電流
が制御できず、言わゆるサブスレツシヨルド電流
が生じて特性劣化をきたすという問題もある。
ランジスタ動作の際、ゲート電極により制御でき
るチヤネル以外のSi島の側面や底面を流れる電流
が制御できず、言わゆるサブスレツシヨルド電流
が生じて特性劣化をきたすという問題もある。
問題点を解決するための手段
本発明は、前記問題点を解決するために、シリ
コン島のゲート領域となる部分に合わせてシリコ
ン島を囲むように酸化膜を介して多結晶シリコン
を設ける構造で前記シリコン島を形成したのち、
レーザ照射により再結晶化するとともに、MOS
トランジスタを形成したとき前記シリコン島下の
多結晶シリコンに所望の電位を印加可能にする構
造を提供するものである。
コン島のゲート領域となる部分に合わせてシリコ
ン島を囲むように酸化膜を介して多結晶シリコン
を設ける構造で前記シリコン島を形成したのち、
レーザ照射により再結晶化するとともに、MOS
トランジスタを形成したとき前記シリコン島下の
多結晶シリコンに所望の電位を印加可能にする構
造を提供するものである。
すなわち、本発明の半導体装置の製造方法は、
絶縁基板上の所望の位置に所望の大きさの溝を設
ける工程と、この溝に第１の多結晶シリコンを堆
積する工程と、前記第１の多結晶シリコンの所望
の一部が前記絶縁基板の溝の一部に残るように選
択的に前記第１の多結晶シリコンを酸化もしくは
除去する工程と、選択的に残つた前記第１の多結
晶シリコンの表面を酸化する工程と、前記基板上
に第２の多結晶シリコンを堆積する工程と、前記
溝部分上の前記第２の多結晶シリコンを残して選
択的に酸化または除去する工程と、前記溝部分に
島状に残つた前記第２の多結晶シリコンをレーザ
照射により、再結晶化する工程と、前記再結晶化
シリコン島にゲート酸化膜を形成したのちゲート
電極を前記第１の多結晶シリコンの直上に形成す
る工程と、ソース、ドレイン電極を形成して
MOSトランジスタを形成する工程とを備えてな
るものである。
絶縁基板上の所望の位置に所望の大きさの溝を設
ける工程と、この溝に第１の多結晶シリコンを堆
積する工程と、前記第１の多結晶シリコンの所望
の一部が前記絶縁基板の溝の一部に残るように選
択的に前記第１の多結晶シリコンを酸化もしくは
除去する工程と、選択的に残つた前記第１の多結
晶シリコンの表面を酸化する工程と、前記基板上
に第２の多結晶シリコンを堆積する工程と、前記
溝部分上の前記第２の多結晶シリコンを残して選
択的に酸化または除去する工程と、前記溝部分に
島状に残つた前記第２の多結晶シリコンをレーザ
照射により、再結晶化する工程と、前記再結晶化
シリコン島にゲート酸化膜を形成したのちゲート
電極を前記第１の多結晶シリコンの直上に形成す
る工程と、ソース、ドレイン電極を形成して
MOSトランジスタを形成する工程とを備えてな
るものである。
作 用
本発明によれば、レーザ照射による第２の多結
晶シリコンよりなるシリコン（Si）島の再結晶化
の際に、ゲート部分に対応したSi島の下部にある
第１の多結晶Siがヒートシンクとなり、熱拡散の
大きいSi島のこの部分から溶融したSiの再結晶化
が生じ、ゲート部分の再結晶化Si島は単結晶とな
り易く、さらに、この再結晶化Siに形成した
MOSトランジスタを動作する際、第１の多結晶
Siに適当な電位を印加することにより、ゲート直
下即ちチヤネル領域となるSi島の側壁や底面に流
れる電流を抑制でき、サブスレツシヨルド電流の
ない良好な電気特性が得られる。
晶シリコンよりなるシリコン（Si）島の再結晶化
の際に、ゲート部分に対応したSi島の下部にある
第１の多結晶Siがヒートシンクとなり、熱拡散の
大きいSi島のこの部分から溶融したSiの再結晶化
が生じ、ゲート部分の再結晶化Si島は単結晶とな
り易く、さらに、この再結晶化Siに形成した
MOSトランジスタを動作する際、第１の多結晶
Siに適当な電位を印加することにより、ゲート直
下即ちチヤネル領域となるSi島の側壁や底面に流
れる電流を抑制でき、サブスレツシヨルド電流の
ない良好な電気特性が得られる。
実施例
本発明の一実施例を第１図、第２図及び第３図
に従つて説明する。第３図はゲート電極形成後の
島瞰模式図である。第１図は断面の工程流れ図で
あり、第１図は、第３図のＸ−X′面での断面部
分の工程、第２図は第３図のＹ−Y′面での工程
断面であり、また第１図のｃと第２図のａ、第１
図のｄと第２図のｂ、第１図のｅと第２図のｃは
それぞれ同じ工程における断面図である。
に従つて説明する。第３図はゲート電極形成後の
島瞰模式図である。第１図は断面の工程流れ図で
あり、第１図は、第３図のＸ−X′面での断面部
分の工程、第２図は第３図のＹ−Y′面での工程
断面であり、また第１図のｃと第２図のａ、第１
図のｄと第２図のｂ、第１図のｅと第２図のｃは
それぞれ同じ工程における断面図である。
絶縁基板として、たとえば、Si基板１００上に
形成したSiO2１を用い、このSiO2１に所望の大
きさの溝２００をたとえば、0.5μｍの深さで成
し、この上にLPCVD法で第１の多結晶Si膜２を
形成する（（第１図のａ）。次に、第１図のｂに示
すように、通常のLOCOS法を用いて、前記第１
の多結晶Si膜の一部を選択的に酸化してSiO2１
１を形成し、SiO2１および１１により絶縁分離
して埋め込みSi層２１を形成し、通常の熱酸化等
の方法を用いてSiO2３を埋め込みSi層２１の露
出した部分に形成する。この後、第１図のｃ、及
び第２図のａに示すように、LPCVD法で厚さ約
0.5μｍの第２の多結晶Si膜４を形成する。次に、
第１図のｄ及び第２図のｂに示すように、通常の
LOCOS法を用いて、前記第２の多結晶Si膜４を
選択酸化法等により絶縁分離して前記溝部分に前
記第２の多結晶Siから成る島４を絶縁分離形成す
る。このとき埋め込みSi層２１はSiO2３を介し
て多結晶Si島４の側面と底面を囲むように設置さ
れている。
形成したSiO2１を用い、このSiO2１に所望の大
きさの溝２００をたとえば、0.5μｍの深さで成
し、この上にLPCVD法で第１の多結晶Si膜２を
形成する（（第１図のａ）。次に、第１図のｂに示
すように、通常のLOCOS法を用いて、前記第１
の多結晶Si膜の一部を選択的に酸化してSiO2１
１を形成し、SiO2１および１１により絶縁分離
して埋め込みSi層２１を形成し、通常の熱酸化等
の方法を用いてSiO2３を埋め込みSi層２１の露
出した部分に形成する。この後、第１図のｃ、及
び第２図のａに示すように、LPCVD法で厚さ約
0.5μｍの第２の多結晶Si膜４を形成する。次に、
第１図のｄ及び第２図のｂに示すように、通常の
LOCOS法を用いて、前記第２の多結晶Si膜４を
選択酸化法等により絶縁分離して前記溝部分に前
記第２の多結晶Siから成る島４を絶縁分離形成す
る。このとき埋め込みSi層２１はSiO2３を介し
て多結晶Si島４の側面と底面を囲むように設置さ
れている。
しかる後、たとえば、CWArレーザＬをパワー
１〜１０Ｗで10cm／秒の走査速度で矢印Ｚの方向
に照射する。このときの条件は前記第２の多結晶
Si島４は溶融し、レーザ走査終了後直ちに固化し
再結晶化するように選ばれている。この再結晶化
においては、前記埋め込みSi層２１がヒートシン
クとなり、埋め込みSi層２１の直上の溶融Si４１
ａが最も早く固化し、この部分から再結晶化が進
んで、島全体が再結晶化することになる。したが
つて、埋め込みSi層２１の直上以外の他の部分か
らのランダムな結晶成長がたとえ生じたとしても
再結晶化Si島４１の埋め込みSi層２１の直上部分
４１ａは、既に先に単結晶となつているために結
晶粒界等の結晶欠陥のきわめて少ない良質の単結
晶となつている。
１〜１０Ｗで10cm／秒の走査速度で矢印Ｚの方向
に照射する。このときの条件は前記第２の多結晶
Si島４は溶融し、レーザ走査終了後直ちに固化し
再結晶化するように選ばれている。この再結晶化
においては、前記埋め込みSi層２１がヒートシン
クとなり、埋め込みSi層２１の直上の溶融Si４１
ａが最も早く固化し、この部分から再結晶化が進
んで、島全体が再結晶化することになる。したが
つて、埋め込みSi層２１の直上以外の他の部分か
らのランダムな結晶成長がたとえ生じたとしても
再結晶化Si島４１の埋め込みSi層２１の直上部分
４１ａは、既に先に単結晶となつているために結
晶粒界等の結晶欠陥のきわめて少ない良質の単結
晶となつている。
この後、通常のMOSトランジスタ製造方法を
用いて前記再結晶化Si島４１にMOSトランジス
タを形成する。即ち第１図のｅ及び第２図のｃに
示すように、再結晶化Si島４１に通常の方法によ
り、ゲート酸化膜５を形成し、多結晶Siや高融点
金属及びそのシリサイド等から成るゲート電極６
を前記埋め込みSi層２１の直上に形成する。次
に、ソース、ドレイン領域７、配線８を形成し、
SOI MOSトランジスタを作成する。
用いて前記再結晶化Si島４１にMOSトランジス
タを形成する。即ち第１図のｅ及び第２図のｃに
示すように、再結晶化Si島４１に通常の方法によ
り、ゲート酸化膜５を形成し、多結晶Siや高融点
金属及びそのシリサイド等から成るゲート電極６
を前記埋め込みSi層２１の直上に形成する。次
に、ソース、ドレイン領域７、配線８を形成し、
SOI MOSトランジスタを作成する。
このとき、埋め込みSi層２１は、所望の電位を
印加できるように制御電極に接続されているか、
もしくは、本来のゲート電極６と結合しておくこ
とが望ましい。この構造により、トランジスタ動
作の際、チヤネルとなるゲート電極６直下の再結
晶化Si島部分４１ａの周囲がゲート電極６と埋め
込みSi層２１により所望の電位に固定されるため
に、通常のSOIトランジスタでは、バルクSiが電
気的に浮いているために発生すると考えられるサ
ブスレツシヨルド電流を抑制することが可能とな
り、良好な電気特性が得られることになる。
印加できるように制御電極に接続されているか、
もしくは、本来のゲート電極６と結合しておくこ
とが望ましい。この構造により、トランジスタ動
作の際、チヤネルとなるゲート電極６直下の再結
晶化Si島部分４１ａの周囲がゲート電極６と埋め
込みSi層２１により所望の電位に固定されるため
に、通常のSOIトランジスタでは、バルクSiが電
気的に浮いているために発生すると考えられるサ
ブスレツシヨルド電流を抑制することが可能とな
り、良好な電気特性が得られることになる。
また、本発明の方法は、単層のSOIデバイス作
成のみならず下層にデバイスを有する言わゆる三
次元デバイス作製のためのSOI再結晶化層形成に
用いることが可能であることは言うまでもない。
成のみならず下層にデバイスを有する言わゆる三
次元デバイス作製のためのSOI再結晶化層形成に
用いることが可能であることは言うまでもない。
発明の効果
以上、本発明を用いれば、多結晶Si島を再結晶
化するとき、デバイスとして単結晶化が必要なゲ
ート電極下を確実に単結晶化できるとともに、
SOI MOSトランジスタの動作において通常必ず
発生するサブスレツシヨルド電流を抑制する構造
を提供でき、リーク電流の少ないきわめて良好な
素子特性を有するSOI MOSトランジスタを形成
可能ならしめるものであり、SOIデバイス及び三
次元デバイスの実現にとつてきわめて有益な発明
と言える。
化するとき、デバイスとして単結晶化が必要なゲ
ート電極下を確実に単結晶化できるとともに、
SOI MOSトランジスタの動作において通常必ず
発生するサブスレツシヨルド電流を抑制する構造
を提供でき、リーク電流の少ないきわめて良好な
素子特性を有するSOI MOSトランジスタを形成
可能ならしめるものであり、SOIデバイス及び三
次元デバイスの実現にとつてきわめて有益な発明
と言える。
第１図及び第２図は本発明の一実施例の半導体
装置の製造断面工程図、第３図は同半導体装置の
鳥瞰模式図、第４図は従来の方法の工程断面図で
ある。 １……SiO2、２，４……多結晶Si、３，１１
……SiO2、５……ゲート酸化膜、６……ゲート
電極、４１……再結晶化Si、２１……埋め込み
Si、７……ソース、ドレイン、８……配線、１０
０……Si基板、２００……溝、Ｌ……レーザビー
ム。
装置の製造断面工程図、第３図は同半導体装置の
鳥瞰模式図、第４図は従来の方法の工程断面図で
ある。 １……SiO2、２，４……多結晶Si、３，１１
……SiO2、５……ゲート酸化膜、６……ゲート
電極、４１……再結晶化Si、２１……埋め込み
Si、７……ソース、ドレイン、８……配線、１０
０……Si基板、２００……溝、Ｌ……レーザビー
ム。
Claims (1)
- １ 絶縁基板上の所望の位置に所望の大きさの溝
を設ける工程と、この溝に第１の多結晶シリコン
を堆積する工程と、前記第１の多結晶シリコンの
所望の一部が前記絶縁基板の溝の一部に残るよう
に選択的に前記第１の多結晶シリコンを酸化もし
くは除去する工程と、選択的に残つた前記第１の
多結晶シリコンの表面を酸化する工程と、前記基
板上に第２の多結晶シリコンを堆積する工程と、
前記溝部分上の前記第２の多結晶シリコンを残し
て選択的に酸化または除去する工程と、前記溝部
分に島状に残つた前記第２の多結晶シリコンをレ
ーザ照射により、再結晶化する工程と、前記再結
晶化シリコン島にゲート酸化膜を形成したのちゲ
ート電極を前記第１の多結晶シリコンの直上に形
成する工程と、ソース、ドレイン電極を形成して
MOSトランジスタを形成する工程とを備えてな
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098734A JPS63265469A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098734A JPS63265469A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63265469A JPS63265469A (ja) | 1988-11-01 |
| JPH0560668B2 true JPH0560668B2 (ja) | 1993-09-02 |
Family
ID=14227739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62098734A Granted JPS63265469A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63265469A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02302044A (ja) * | 1989-05-16 | 1990-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6700133B1 (en) | 1994-03-11 | 2004-03-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| JP3150840B2 (ja) * | 1994-03-11 | 2001-03-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1987
- 1987-04-23 JP JP62098734A patent/JPS63265469A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63265469A (ja) | 1988-11-01 |
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| EXPY | Cancellation because of completion of term |