JPS59123054A - イニシアル検出方式 - Google Patents
イニシアル検出方式Info
- Publication number
- JPS59123054A JPS59123054A JP57229249A JP22924982A JPS59123054A JP S59123054 A JPS59123054 A JP S59123054A JP 57229249 A JP57229249 A JP 57229249A JP 22924982 A JP22924982 A JP 22924982A JP S59123054 A JPS59123054 A JP S59123054A
- Authority
- JP
- Japan
- Prior art keywords
- data
- reset
- circuit
- initial
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はマイクロプロセッサ（以下ＭＰＵと略す）を使
用した回路においてＭＰＵにリセットをかける場合にお
けるイニシアル検出方式に関するものである。
用した回路においてＭＰＵにリセットをかける場合にお
けるイニシアル検出方式に関するものである。
従来技術と問題点
ＭＰＵを使用した回路においてその回路の診断テストを
行うような場合、ＭＰＵにリセットをかけることによっ
てイニシアル状態にセットする。
行うような場合、ＭＰＵにリセットをかけることによっ
てイニシアル状態にセットする。
このようにＭＰＵにリセットをかけることが必要になる
場合としては、 （１）電源投入時 （２１１ＲＱ（インクラブド・リクエスト）割込みテス
ト （３１ＮＭＩ（ノンマスク・インクラブド）割込みテス
ト （４ン暴走テスト （５）未定義アドレス・アクセス・テストの各場合があ
る。これらのリセットは発生原因が異なるに拘わらず、
ＭＰＵからみた場合同じ割込みとして入力される。しか
しながらＭＰＵにおいては、リセットの発生原因が異な
るに応じてそれに対する処理が異なっているので、従っ
てＭＰＵ側において何等かの形で、どの種類の割込みで
あるかを判別する必要がある。
場合としては、 （１）電源投入時 （２１１ＲＱ（インクラブド・リクエスト）割込みテス
ト （３１ＮＭＩ（ノンマスク・インクラブド）割込みテス
ト （４ン暴走テスト （５）未定義アドレス・アクセス・テストの各場合があ
る。これらのリセットは発生原因が異なるに拘わらず、
ＭＰＵからみた場合同じ割込みとして入力される。しか
しながらＭＰＵにおいては、リセットの発生原因が異な
るに応じてそれに対する処理が異なっているので、従っ
てＭＰＵ側において何等かの形で、どの種類の割込みで
あるかを判別する必要がある。
第１図はＭＰＵを使用した回路の構成を示している。同
図において１はＭＰＬＪ、２は読出し書込みメモリ （
以下ＲＡＭという）、３は読出し専用メモリ （以下Ｒ
ＯＭという）、４はバスである。
図において１はＭＰＬＪ、２は読出し書込みメモリ （
以下ＲＡＭという）、３は読出し専用メモリ （以下Ｒ
ＯＭという）、４はバスである。
第１図において、Ｍ、Ｐ Ｕ １が処理を行うために必
要なプログラムは通常ＲＯＭ３に蓄積されていて、ＭＰ
ＵＩはバス４を経てこのプログラムの処理を実行する。
要なプログラムは通常ＲＯＭ３に蓄積されていて、ＭＰ
ＵＩはバス４を経てこのプログラムの処理を実行する。
そこで例えば電源投入時においては、ＲＡＭ２をクリア
したのちイニシアル処理を行う必要がある。その他の場
合のリセット時においても、それぞれの割込み原因に応
じて実行すべき処理の内容が定まっている。
したのちイニシアル処理を行う必要がある。その他の場
合のリセット時においても、それぞれの割込み原因に応
じて実行すべき処理の内容が定まっている。
第２図は従来のイニシアル検出方式を示したもめである
。同図において、ＭＰＵＩは第１図に示されたものと同
じであり、５はアンド回路、６はラッチ回路、７は抵抗
、８はコンデンサ、９ばオア回路、１０はゲート回路で
ある。第２図において、電源投入時のリセットは次のよ
うにしてかけられる。電源＋５■が与えられると、この
電源は直ちにＭＰＵＩの電源端子Ｖｃｃに加えられる。
。同図において、ＭＰＵＩは第１図に示されたものと同
じであり、５はアンド回路、６はラッチ回路、７は抵抗
、８はコンデンサ、９ばオア回路、１０はゲート回路で
ある。第２図において、電源投入時のリセットは次のよ
うにしてかけられる。電源＋５■が与えられると、この
電源は直ちにＭＰＵＩの電源端子Ｖｃｃに加えられる。
一方、電源＋５Ｖは抵抗７．コンデンサ８からなる積分
回路を経てリセット端子ＲＥＳＥＴに加えられ、その立
ち上りは積分回路における積分特性に従って一定時間ｔ
Ｉ遅れる。積分回路の出力はラッチ回路６がクリアされ
た状態にあり、従ってそのＱ出力がハイレベルであるこ
とを条件に、アンド回路５を経てＭＰＵＩのリセット端
子ＲＥＳＥＴに加えられる。ＭＰＵＩは電源投入後一定
時間１．の間リセット端子ＲＥＳＥＴにローレベルの入
力を与えられることによって、電源投入に基づくリセッ
トがかけられたものと判定する。ＭＰＵＩはリセットが
かけられたことによって、第１図に示されたＲＡＭ２の
クリアを行った後プログラムをイニシアル状態にセット
するイニシアル処理を行う。
回路を経てリセット端子ＲＥＳＥＴに加えられ、その立
ち上りは積分回路における積分特性に従って一定時間ｔ
Ｉ遅れる。積分回路の出力はラッチ回路６がクリアされ
た状態にあり、従ってそのＱ出力がハイレベルであるこ
とを条件に、アンド回路５を経てＭＰＵＩのリセット端
子ＲＥＳＥＴに加えられる。ＭＰＵＩは電源投入後一定
時間１．の間リセット端子ＲＥＳＥＴにローレベルの入
力を与えられることによって、電源投入に基づくリセッ
トがかけられたものと判定する。ＭＰＵＩはリセットが
かけられたことによって、第１図に示されたＲＡＭ２の
クリアを行った後プログラムをイニシアル状態にセット
するイニシアル処理を行う。
次に前述の（２）の原因に基づく割込みが入力Ａに加え
られたときは、ラッチ回路６はこの入力をデータ端子Ｄ
ＡＴに加えられることによってラッチされ、出力端子Ｑ
はローレベルになる。端子Ｑのローレベルの出力はアン
ド回路５を経て端子ＲＥＳＥＴに加えられ、ＭＰＵＩは
これによってリセットがかけられたことを判定してアド
レスポードＡ２をハイレベルにし、これによってゲート
回路１ｏが開いて端子Ａの信号がＭＰＵＩのデータ端子
Ｄ１に加えられる。ＭＰＵＩは、これによって割込み原
因に対応する所要のリセットルーチンを実行する。
られたときは、ラッチ回路６はこの入力をデータ端子Ｄ
ＡＴに加えられることによってラッチされ、出力端子Ｑ
はローレベルになる。端子Ｑのローレベルの出力はアン
ド回路５を経て端子ＲＥＳＥＴに加えられ、ＭＰＵＩは
これによってリセットがかけられたことを判定してアド
レスポードＡ２をハイレベルにし、これによってゲート
回路１ｏが開いて端子Ａの信号がＭＰＵＩのデータ端子
Ｄ１に加えられる。ＭＰＵＩは、これによって割込み原
因に対応する所要のリセットルーチンを実行する。
その後ＭＰＵＩはアドレスポートＡ、をハイレベルにし
、従ってラッチ回路６はクリアされてｂ出力はハイレベ
ルにもどり、リセット端子ＲＥＳＥＴの入力もハイレベ
ルに戻る。他の割込み原因（３）〜（５）が、それぞれ
対応する入力Ｂ−Ｄに加えられたときの動作も同様であ
る。
、従ってラッチ回路６はクリアされてｂ出力はハイレベ
ルにもどり、リセット端子ＲＥＳＥＴの入力もハイレベ
ルに戻る。他の割込み原因（３）〜（５）が、それぞれ
対応する入力Ｂ−Ｄに加えられたときの動作も同様であ
る。
このように従来のイニシアル検出方式においては、イニ
シアル検出の動作を行うためにラッチ回路等の回路素子
を必要とし、ハードウェアの規模が大きくなる欠点があ
った。
シアル検出の動作を行うためにラッチ回路等の回路素子
を必要とし、ハードウェアの規模が大きくなる欠点があ
った。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、ＭＰＵを使用した回路に
おいて、ソフトウェアによってイニシアル検出を行うこ
とによって、ハードウェアを削減することが可能な方式
を提供することにある。
るものであって、その目的は、ＭＰＵを使用した回路に
おいて、ソフトウェアによってイニシアル検出を行うこ
とによって、ハードウェアを削減することが可能な方式
を提供することにある。
発明の実施例
第３図は本発明の方式の一実施例の構成を示している。
同図において第２図におけると同じ部分は同じ番号で示
されており、１１はノア回路、１２はバッファ回路であ
る。
されており、１１はノア回路、１２はバッファ回路であ
る。
また第４図は第３図に示された実施例におけるイニシア
ル検出の処理を、フローチャートによって説明したもの
である。
ル検出の処理を、フローチャートによって説明したもの
である。
第３図において入力Ａ−Ｄは第２図の場合と同様に、そ
れぞれ前述の割込み原因（２）〜（５）に対応している
。いまＡ−Ｄの何れにも入力がないときノア回路１１の
出力はハイレベルであり、従ってこの状態で電源投入時
、ＭＰＵＩのリセット端子ＲＥＳｔ！Ｔに第２図の場合
と同様にしてローレベルの入力が加えられる。電源投入
後においては抵抗７．コンデシサ８からなる積分回路の
出力はハイレベルになっており、従ってＡ−Ｄのそれぞ
れの割込み入力によって、ノア回路１１を経てリセット
端子ＲＥＳＥＴにローレベルの入力が加えられる。ＭＰ
ＵＩはリセット端子蒔預１にローレベルの入力が加えら
れたとき、リセットがかけられたことを判定する。
れぞれ前述の割込み原因（２）〜（５）に対応している
。いまＡ−Ｄの何れにも入力がないときノア回路１１の
出力はハイレベルであり、従ってこの状態で電源投入時
、ＭＰＵＩのリセット端子ＲＥＳｔ！Ｔに第２図の場合
と同様にしてローレベルの入力が加えられる。電源投入
後においては抵抗７．コンデシサ８からなる積分回路の
出力はハイレベルになっており、従ってＡ−Ｄのそれぞ
れの割込み入力によって、ノア回路１１を経てリセット
端子ＲＥＳＥＴにローレベルの入力が加えられる。ＭＰ
ＵＩはリセット端子蒔預１にローレベルの入力が加えら
れたとき、リセットがかけられたことを判定する。
なおバッファ回路１２は、リセットルーチン終了時ＭＰ
Ｕ、１から与えられるアドレスに１出力によって、リセ
ット端子ＲＥＳＥＴに入力がないときこれを強制的にハ
イレベルに保っている。
Ｕ、１から与えられるアドレスに１出力によって、リセ
ット端子ＲＥＳＥＴに入力がないときこれを強制的にハ
イレベルに保っている。
ＭＰＵＩはリセットをかけられたとき、ＲＡＭｚ上に書
込まれているデータを参照することによって、割込み原
因の判定を行う。いま割込み原因（２）〜（５）に対応
するイニシアル処理が既に行われたとき、ＭＰＵＩによ
ってＲＡＭ２に書込まれるべきデータをそれぞれ“デー
タ１”〜“データ４″とする。判定は第４図に示すよう
に、ＲＡＭ２に記憶されている４種類のデータが、“デ
ータ１”〜“データ４”であるか否かを比較することに
よって行われる。
込まれているデータを参照することによって、割込み原
因の判定を行う。いま割込み原因（２）〜（５）に対応
するイニシアル処理が既に行われたとき、ＭＰＵＩによ
ってＲＡＭ２に書込まれるべきデータをそれぞれ“デー
タ１”〜“データ４″とする。判定は第４図に示すよう
に、ＲＡＭ２に記憶されている４種類のデータが、“デ
ータ１”〜“データ４”であるか否かを比較することに
よって行われる。
電源投入時においてはＲＡＭ２の内容は全くランダムで
あり、従ってＭＰＵＩがリセットをかけられ−たことに
よって、ＲＡＭ２の内容を“データ１”〜“データ４”
と比較したとき、比較結果はすべてｎｏ″であり、これ
によってＭＰＵＩはＲＡＭクリア等を含む電源投入時の
処理を行って、処理終了時ＲＡＭ２に“データ１″を書
込む。
あり、従ってＭＰＵＩがリセットをかけられ−たことに
よって、ＲＡＭ２の内容を“データ１”〜“データ４”
と比較したとき、比較結果はすべてｎｏ″であり、これ
によってＭＰＵＩはＲＡＭクリア等を含む電源投入時の
処理を行って、処理終了時ＲＡＭ２に“データ１″を書
込む。
この状態で次にリセットがかけられたときは、ＭＰＵＩ
はＲＡＭ２の内容を“データ１″〜“データ４″と比較
する。比較結果“データ１″と一致したときは、電源投
入時のイニシアル処理が既に行われたのであるから、例
えば割込み原因（２）に対応するイニシアル処理を行い
、処理終了時ＲＡＭ２に“データ２”を書込む。
はＲＡＭ２の内容を“データ１″〜“データ４″と比較
する。比較結果“データ１″と一致したときは、電源投
入時のイニシアル処理が既に行われたのであるから、例
えば割込み原因（２）に対応するイニシアル処理を行い
、処理終了時ＲＡＭ２に“データ２”を書込む。
この状態でさらにリセットがかけられたときは、ＭＰＵ
ＩはＲＡＭ２の内容を“データ１″〜′データ４”と比
較し、比較結果“データ２”と一致したときは電源投入
時および割込み原因（２）に基づくイニシアル処理が既
に行われたのであるから、例えば割込み原因（３）に対
応するイニシアル処理を行い、処理終了時ＲＡＭ２に“
データ３′を書込む。
ＩはＲＡＭ２の内容を“データ１″〜′データ４”と比
較し、比較結果“データ２”と一致したときは電源投入
時および割込み原因（２）に基づくイニシアル処理が既
に行われたのであるから、例えば割込み原因（３）に対
応するイニシアル処理を行い、処理終了時ＲＡＭ２に“
データ３′を書込む。
以下同様にしてリセットががかけられるごとにＲＡＭ２
の内容を“データ１″〜“データ４″と比較して一致し
たとき次の割込み原因に対応するイニシアル処理を行い
、処理終了時ＲＡＭ２にデータを書込む。このようにし
て最後の割込み原因（５）に対応するイニシアル処理ま
で行い、処理終了時ＲＡＭ２に“データ５″を書込んで
すべてのイニシアル処理終了を表示する。
の内容を“データ１″〜“データ４″と比較して一致し
たとき次の割込み原因に対応するイニシアル処理を行い
、処理終了時ＲＡＭ２にデータを書込む。このようにし
て最後の割込み原因（５）に対応するイニシアル処理ま
で行い、処理終了時ＲＡＭ２に“データ５″を書込んで
すべてのイニシアル処理終了を表示する。
このようにして本発明社よれば、リセットルーチンを実
行するごとにＲＡＭに所定のデータを記憶して、それ以
後のリセットに対しては既に行われた処理を除いて未処
理のリセットルーチンを実行するように、プログラムの
分岐を行うことができ−る。
行するごとにＲＡＭに所定のデータを記憶して、それ以
後のリセットに対しては既に行われた処理を除いて未処
理のリセットルーチンを実行するように、プログラムの
分岐を行うことができ−る。
本発明の方式によった場合、イニシアル検出のためにＲ
ＡＭにおけるデータの比較を行う際におけるデータのビ
ット数が多いほど、ビニシアル検出時の誤動作の確率が
小さくなることは明らかである。すなわち例えば３バイ
トの比較を行う場合には、２５６ ＝ １．６９Ｘ １
０ の信頼度が得られ、５バイトの比較を行う場合に
は２５６ ＝ １．１ ｘ １０ の信頼度を得るこ
とができ、極めて高い信頼性が容易に得られる。
ＡＭにおけるデータの比較を行う際におけるデータのビ
ット数が多いほど、ビニシアル検出時の誤動作の確率が
小さくなることは明らかである。すなわち例えば３バイ
トの比較を行う場合には、２５６ ＝ １．６９Ｘ １
０ の信頼度が得られ、５バイトの比較を行う場合に
は２５６ ＝ １．１ ｘ １０ の信頼度を得るこ
とができ、極めて高い信頼性が容易に得られる。
発明の詳細
な説明したように本発明の方式によれば、ＲＯＭに格納
されたプログラムによって処理を行いリセット時それぞ
れの割込み原因に対応する所定のイニシアル処理を行う
ＭＰＵを用いた回路において、リセット時それぞれの割
込み原因に対応するイニシアル処理が行われたときそれ
ぞれ特定のデータをＲＡＭに格納し、以後のリセット時
ＲＡＭの内容を各側込み原因に対応するデータと比較し
て、いずれかのデータがＲＡＭに格納されていなかった
ときそのデータに対応するイニシアル処理を行うプログ
ラムに分岐するようにしたので、イニシアル処理のため
に必要なハードウェアを減少させることができる。
されたプログラムによって処理を行いリセット時それぞ
れの割込み原因に対応する所定のイニシアル処理を行う
ＭＰＵを用いた回路において、リセット時それぞれの割
込み原因に対応するイニシアル処理が行われたときそれ
ぞれ特定のデータをＲＡＭに格納し、以後のリセット時
ＲＡＭの内容を各側込み原因に対応するデータと比較し
て、いずれかのデータがＲＡＭに格納されていなかった
ときそのデータに対応するイニシアル処理を行うプログ
ラムに分岐するようにしたので、イニシアル処理のため
に必要なハードウェアを減少させることができる。
第１図はＭＰＵを使用した回路の構成を示す図、第２図
は従来のイニシアル検出方式の構成を示す図、第３図は
本発明のイニシアル検出方式の一実施例の構成を示す図
、第４図は第３図の実施例におけるイニシアル検出の処
理を示すフローチャートである。 ｌ・−マイクロプロセッサ（ＭＰＵ） 、２−読出し書
込みメモリ （ＲＡＭ）、３−読出し専用メモリ （Ｒ
ＯＭ） 、５−アンド回路、６−ラッチ回路、７−抵抗
、８−コンデンサ、９−オア回路、１０−ゲート回路、
１１−ノア回路、１２−・−バッファ回路特許出願人
富士通株式会社 代理人 弁理士 玉蟲久丘部 （外３名）第１図 第２’ Ｅ 第 ３ ｍ
は従来のイニシアル検出方式の構成を示す図、第３図は
本発明のイニシアル検出方式の一実施例の構成を示す図
、第４図は第３図の実施例におけるイニシアル検出の処
理を示すフローチャートである。 ｌ・−マイクロプロセッサ（ＭＰＵ） 、２−読出し書
込みメモリ （ＲＡＭ）、３−読出し専用メモリ （Ｒ
ＯＭ） 、５−アンド回路、６−ラッチ回路、７−抵抗
、８−コンデンサ、９−オア回路、１０−ゲート回路、
１１−ノア回路、１２−・−バッファ回路特許出願人
富士通株式会社 代理人 弁理士 玉蟲久丘部 （外３名）第１図 第２’ Ｅ 第 ３ ｍ
Claims (1)
- メモリ手段を具え該メモリ手段に格納されたプログラム
によって処理を行うとともにグーセット時それぞれの割
込み原因に対応する所定のイニシアル処理を行うマイク
ロプロセッサ装置において、リセット時それぞれの割込
み原因に対応するイニシアル処理が行われたときそれぞ
れ特定のデータを前記メモリ手段に格納し、以後のリセ
ット時該メモリ手段の内容を各側込み原因に対応するデ
ータと順次比較して、いずれかのデータが前記メモリ手
段に格納されていなかったとき該データに対応するイニ
シアル処理を実行するプログラムに分岐することを特徴
とするイニシアル検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229249A JPS59123054A (ja) | 1982-12-29 | 1982-12-29 | イニシアル検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229249A JPS59123054A (ja) | 1982-12-29 | 1982-12-29 | イニシアル検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59123054A true JPS59123054A (ja) | 1984-07-16 |
Family
ID=16889148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229249A Pending JPS59123054A (ja) | 1982-12-29 | 1982-12-29 | イニシアル検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202233A (ja) * | 1985-03-06 | 1986-09-08 | Diesel Kiki Co Ltd | マイクロコンピユ−タの制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554603A (en) * | 1978-06-24 | 1980-01-14 | Fujitsu Ltd | Sequential control system by microprogram |
-
1982
- 1982-12-29 JP JP57229249A patent/JPS59123054A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554603A (en) * | 1978-06-24 | 1980-01-14 | Fujitsu Ltd | Sequential control system by microprogram |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202233A (ja) * | 1985-03-06 | 1986-09-08 | Diesel Kiki Co Ltd | マイクロコンピユ−タの制御方法 |
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