JPH0799505B2 - マイクロプロセッサ・アナライザ - Google Patents
マイクロプロセッサ・アナライザInfo
- Publication number
- JPH0799505B2 JPH0799505B2 JP62264919A JP26491987A JPH0799505B2 JP H0799505 B2 JPH0799505 B2 JP H0799505B2 JP 62264919 A JP62264919 A JP 62264919A JP 26491987 A JP26491987 A JP 26491987A JP H0799505 B2 JPH0799505 B2 JP H0799505B2
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- JP
- Japan
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- trace
- address
- word
- memory
- data
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロセッサ・アナライザのトレース機
能の改善に関するものである。
能の改善に関するものである。
［従来の技術］ 従来より、マイクロプロセッサ（以下μＰと略す）応用
機器の動作解析をする際に用いられるマイクロプロセッ
サ・アナライザがある。このμＰアナライザは、検査対
象のμＰおよびその周辺のロジック回路の動作解析のた
め、検査対象のμＰ（ターゲットμＰという）が実行し
た命令やそのアドレス等を記録しておくためのトレース
・メモリを備えている。
機器の動作解析をする際に用いられるマイクロプロセッ
サ・アナライザがある。このμＰアナライザは、検査対
象のμＰおよびその周辺のロジック回路の動作解析のた
め、検査対象のμＰ（ターゲットμＰという）が実行し
た命令やそのアドレス等を記録しておくためのトレース
・メモリを備えている。
このような構成のμＰアナライザの一般的な動作は、次
の通りである。異常な動作をするターゲット・システム
を検査する場合、異常が生じるであろうと推定される条
件をトリガ・ワードとして設定しトレース動作をスター
トさせる。トレース動作とは、ターゲットμＰのアドレ
ス・バスやデータ・バス等の情報をトレース・メモリー
に順次記録する動作のことをいう。トレース・メモリー
は、記録が一杯になると再び先頭アドレスから上書きす
るサイクリックな書き込みが行われるように構成されて
いる。
の通りである。異常な動作をするターゲット・システム
を検査する場合、異常が生じるであろうと推定される条
件をトリガ・ワードとして設定しトレース動作をスター
トさせる。トレース動作とは、ターゲットμＰのアドレ
ス・バスやデータ・バス等の情報をトレース・メモリー
に順次記録する動作のことをいう。トレース・メモリー
は、記録が一杯になると再び先頭アドレスから上書きす
るサイクリックな書き込みが行われるように構成されて
いる。
このトレース動作中にトリガ・ワードが検出されるとト
レース動作は停止する。その後、トリガ・ワード検出時
点以前のトレース・データをトレース・メモリより読み
出して解析することにより、異常現象の原因を突き止め
ることができるようになっている。
レース動作は停止する。その後、トリガ・ワード検出時
点以前のトレース・データをトレース・メモリより読み
出して解析することにより、異常現象の原因を突き止め
ることができるようになっている。
［発明が解決しようとする問題点］ しかしながら、トレース・メモリの容量は無限長ではな
いため、異常の原因となった部分がトレース・メモリに
入り切れない場合も起こる。このような問題をなくすた
めに、異常の原因となりそうな条件（トレース・ワー
ド）のみをトレース・メモリにストアし、それ以外のデ
ータはトレース・メモリへはストアしないようにして、
トレース・メモリを有効に使用するようにしたトレース
方式がある。この方式をマルチ・トレースと呼ぶ。
いため、異常の原因となった部分がトレース・メモリに
入り切れない場合も起こる。このような問題をなくすた
めに、異常の原因となりそうな条件（トレース・ワー
ド）のみをトレース・メモリにストアし、それ以外のデ
ータはトレース・メモリへはストアしないようにして、
トレース・メモリを有効に使用するようにしたトレース
方式がある。この方式をマルチ・トレースと呼ぶ。
トレース・ワードを検出するトレース・ワード検出回路
は、複数のトレース・ワードや特定のアドレスの範囲を
設定できることが必要とされるため、通常第４図のよう
にランダム・アクセス・メモリ（RAM）41で構成され
る。RAM41のアドレス入力にはターゲットμＰのアドレ
ス・バスからのアドレスが与えられ、RAMのデータ出力
はトレース・ワード出力となる。予めRAMの複数のアド
レスや特定のアドレス範囲にデータ“1"をセットし、他
のアドレスはデータ“0"でクリアしておくことにより、
複数のトレース・ワードや特定のアドレスの範囲の設定
が可能である。
は、複数のトレース・ワードや特定のアドレスの範囲を
設定できることが必要とされるため、通常第４図のよう
にランダム・アクセス・メモリ（RAM）41で構成され
る。RAM41のアドレス入力にはターゲットμＰのアドレ
ス・バスからのアドレスが与えられ、RAMのデータ出力
はトレース・ワード出力となる。予めRAMの複数のアド
レスや特定のアドレス範囲にデータ“1"をセットし、他
のアドレスはデータ“0"でクリアしておくことにより、
複数のトレース・ワードや特定のアドレスの範囲の設定
が可能である。
８ビットμＰのようにアドレス・バスが16ビットのもの
は、第４図のように64K×１ビット構成のRAMを使用すれ
ば実現できるが、16ビットμＰのようにアドレスバスが
20ビットや24ビットもあるものでは、１メガ×１ビット
や16メガ×１ビットのRAMが必要となる。現在一般に市
販されているRAMチップでこれを実現しようとすると多
数のRAMチップが必要となり高価となってしまう。
は、第４図のように64K×１ビット構成のRAMを使用すれ
ば実現できるが、16ビットμＰのようにアドレスバスが
20ビットや24ビットもあるものでは、１メガ×１ビット
や16メガ×１ビットのRAMが必要となる。現在一般に市
販されているRAMチップでこれを実現しようとすると多
数のRAMチップが必要となり高価となってしまう。
これを解決するには例えば第５図のような方法がある。
ターゲットμＰのアドレス・バスを上位と下位に分割
し、それぞれを２つのRAM51,52のアドレスに入力し、そ
して２つのRAMのデータ出力をANDゲート53を通してトレ
ース・ワード信号TRWを出力する。この方法では特定の
アドレス範囲を設定する場合、上位アドレスが一定の領
域でないと設定できない欠点がある。
ターゲットμＰのアドレス・バスを上位と下位に分割
し、それぞれを２つのRAM51,52のアドレスに入力し、そ
して２つのRAMのデータ出力をANDゲート53を通してトレ
ース・ワード信号TRWを出力する。この方法では特定の
アドレス範囲を設定する場合、上位アドレスが一定の領
域でないと設定できない欠点がある。
このため第５図の例ではターゲットμＰのアドレス0C00
0H（Ｈは16進数を表う記号）から13FFFHの範囲設定は不
可能となる。
0H（Ｈは16進数を表う記号）から13FFFHの範囲設定は不
可能となる。
これを解決する手段として、例えば第６図のように、さ
らに第５図の回路を２倍しそれぞれの出力をオア（OR）
する方法が考えられる。第６図の例ではRAM61、RAM62で
0C000Hから0FFFFHまでの範囲を検出し、RAM63,RAM64で1
0000Hから13FFFHの範囲を検出させることができる。こ
のように制限のないアドレス範囲検出を実現すると、２
倍の検出回路を必要とし高価となるという問題があっ
た。
らに第５図の回路を２倍しそれぞれの出力をオア（OR）
する方法が考えられる。第６図の例ではRAM61、RAM62で
0C000Hから0FFFFHまでの範囲を検出し、RAM63,RAM64で1
0000Hから13FFFHの範囲を検出させることができる。こ
のように制限のないアドレス範囲検出を実現すると、２
倍の検出回路を必要とし高価となるという問題があっ
た。
本発明の目的は、このような問題を解決するもので、ア
ドレス範囲検出を制限なく実現できるマイクロプロセッ
サ・アナライザを安価に提供することにある。
ドレス範囲検出を制限なく実現できるマイクロプロセッ
サ・アナライザを安価に提供することにある。
［問題点を解決するための手段］ このような目的を達成するために、本発明では、 ターゲット・マイクロプロセッサの指定されたバス・デ
ータをサンプルして順次トレース・メモリに記憶し、ト
リガ・ワードが検出されると設定されたサンプル数だけ
サンプルした後メモリへの記憶を停止し、トリガ・ワー
ド検出の前後のトレース・データを参照してマイクロプ
ロセッサの動作解析をすることのできるマイクロプロセ
ッサ・アナライザにおいて、 ターゲット・マイクロプロセッサのアドレス・バスの上
位アドレスがアドレス変換回路のアドレス入力に接続さ
れ、下位アドレスおよび前記アドレス変換回路の１ビッ
ト以上のデータ出力がトレース・ワード検出回路のアド
レス入力に接続され、トレース・ワード検出回路のデー
タ出力を前記アドレス変換回路の他のデータ出力でゲー
トすることによって、前記トレース・メモリへの記録動
作をコントロールするトレース・ワード信号を出力する
トレース・ワード検出手段と、 ターゲット・マイクロプロセッサのアドレス・バス、デ
ータ・バス、ステータス信号が予め設定されたトリガ・
ワード条件になったときトリガ信号を出力するトリガ検
出回路と、 前記トレース・ワード信号により、前記トレース・メモ
リのアドレスを制御し、前記トリガ信号により予め設定
されたカウント動作の後カウントを停止するメモリ・ア
ドレス制御回路と を具備したことを特徴とする。
ータをサンプルして順次トレース・メモリに記憶し、ト
リガ・ワードが検出されると設定されたサンプル数だけ
サンプルした後メモリへの記憶を停止し、トリガ・ワー
ド検出の前後のトレース・データを参照してマイクロプ
ロセッサの動作解析をすることのできるマイクロプロセ
ッサ・アナライザにおいて、 ターゲット・マイクロプロセッサのアドレス・バスの上
位アドレスがアドレス変換回路のアドレス入力に接続さ
れ、下位アドレスおよび前記アドレス変換回路の１ビッ
ト以上のデータ出力がトレース・ワード検出回路のアド
レス入力に接続され、トレース・ワード検出回路のデー
タ出力を前記アドレス変換回路の他のデータ出力でゲー
トすることによって、前記トレース・メモリへの記録動
作をコントロールするトレース・ワード信号を出力する
トレース・ワード検出手段と、 ターゲット・マイクロプロセッサのアドレス・バス、デ
ータ・バス、ステータス信号が予め設定されたトリガ・
ワード条件になったときトリガ信号を出力するトリガ検
出回路と、 前記トレース・ワード信号により、前記トレース・メモ
リのアドレスを制御し、前記トリガ信号により予め設定
されたカウント動作の後カウントを停止するメモリ・ア
ドレス制御回路と を具備したことを特徴とする。
［実施例］ 第１図は本考案に係るμＰアナライザの一実施例を示す
構成図である。第１図において、１はターゲットμＰ、
２はアドレス変換回路（RAM）、３はトレース・ワード
検出回路（RAM）、４はトリガ検出回路、５はトレース
・メモリが記憶するアドレスを発生するメモリ・アドレ
ス制御回路、６はターゲットμＰのアドレスや命令を記
憶しておくトレース・メモリ、７はμＰアナライザを制
御するコンピュータ（以下コントロールCPUと略す）、
８はアンド（AND）ゲートである。
構成図である。第１図において、１はターゲットμＰ、
２はアドレス変換回路（RAM）、３はトレース・ワード
検出回路（RAM）、４はトリガ検出回路、５はトレース
・メモリが記憶するアドレスを発生するメモリ・アドレ
ス制御回路、６はターゲットμＰのアドレスや命令を記
憶しておくトレース・メモリ、７はμＰアナライザを制
御するコンピュータ（以下コントロールCPUと略す）、
８はアンド（AND）ゲートである。
９はターゲットμＰのアドレス・バス、10はターゲット
μＰのデータおよびステータス信号が伝送されるデータ
・バス、11はコントロールCPUバスである。
μＰのデータおよびステータス信号が伝送されるデータ
・バス、11はコントロールCPUバスである。
アドレス変換RAM2の入力にはターゲットμＰのアドレス
・バス信号９の上位バスが接続され、１つの出力はAND
ゲート８の入力に接続され、他の出力はトレース・ワー
ド検出RAM2の入力に接続される。トレース・ワード検出
RAM2の他の入力端にはターゲットμＰのアドレス・バス
９の下位バスが接続され、出力はANDゲート８の入力に
接続される。
・バス信号９の上位バスが接続され、１つの出力はAND
ゲート８の入力に接続され、他の出力はトレース・ワー
ド検出RAM2の入力に接続される。トレース・ワード検出
RAM2の他の入力端にはターゲットμＰのアドレス・バス
９の下位バスが接続され、出力はANDゲート８の入力に
接続される。
第１図の破線で示した部分Ａは、ターゲットμＰのアド
レス・バス９の内容がコントロールCPU7からコントロー
ルCPUバス11を通じて予め設定された条件と一致したと
きに、一致信号であるトレース・ワード信号TRWを出力
するもので、ここではトレース・ワード検出手段と呼
ぶ。
レス・バス９の内容がコントロールCPU7からコントロー
ルCPUバス11を通じて予め設定された条件と一致したと
きに、一致信号であるトレース・ワード信号TRWを出力
するもので、ここではトレース・ワード検出手段と呼
ぶ。
トリガ検出回路４は、入力がターゲット・アドレス・バ
ス９およびデータ・バス10に接続され、ターゲットμＰ
のバスの内容がコントロールCPU7からコントロールCPU
バス11を通じて予め設定されていた条件と一致したとき
に一致信号であるトリガ信号TRGを出力する。
ス９およびデータ・バス10に接続され、ターゲットμＰ
のバスの内容がコントロールCPU7からコントロールCPU
バス11を通じて予め設定されていた条件と一致したとき
に一致信号であるトリガ信号TRGを出力する。
メモリ・アドレス制御回路５は、入力にANDゲート８の
トレース・ワード出力TRWとトリガ検出回路４のトリガ
・ワード出力TRGが接続され、出力はトレース・メモリ
６に接続される。トレース・メモリ６の入力にはターゲ
ット・アドレス・バス９およびデータ・バスが接続され
る。また、メモリ・アドレス制御回路５およびトレース
・メモリ６はコントロールCPUバス11にも接続される。
トレース・ワード出力TRWとトリガ検出回路４のトリガ
・ワード出力TRGが接続され、出力はトレース・メモリ
６に接続される。トレース・メモリ６の入力にはターゲ
ット・アドレス・バス９およびデータ・バスが接続され
る。また、メモリ・アドレス制御回路５およびトレース
・メモリ６はコントロールCPUバス11にも接続される。
第２図は第１図のトレース・ワード検出手段（破線部
分）Ａの一具体例で、説明を簡単にするためにアドレス
変換回路（RAM）を２ビット構成にしたものである。タ
ーゲット・アドレス・バス９の上位バス（TA15からTA2
3）はアドレス変換RAM2のアドレス入力へ接続され、下
位バス（TA0からTA14）はトレース・ワード検出RAM3の
アドレス入力に接続される。
分）Ａの一具体例で、説明を簡単にするためにアドレス
変換回路（RAM）を２ビット構成にしたものである。タ
ーゲット・アドレス・バス９の上位バス（TA15からTA2
3）はアドレス変換RAM2のアドレス入力へ接続され、下
位バス（TA0からTA14）はトレース・ワード検出RAM3の
アドレス入力に接続される。
このような構成における動作を次に説明する。まずトレ
ース・ワード検出の動作について説明する。
ース・ワード検出の動作について説明する。
第３図は第２図の構成でアドレス0C000Hから13FFFHまで
の範囲を検出する場合のコントロールCPU7から設定され
る内容である。
の範囲を検出する場合のコントロールCPU7から設定され
る内容である。
アドレス変換RAM2において、D0については１番地と２番
地のみが“1"で、他のアドレスはすべて“0"となるよう
に設定し、D1については１番地が“0"で、２番地が“1"
になるようにそれぞれ設定する。
地のみが“1"で、他のアドレスはすべて“0"となるよう
に設定し、D1については１番地が“0"で、２番地が“1"
になるようにそれぞれ設定する。
トレース・ワード検出RAM3は、4000番地から07FFFH番地
までを“1"にして他のアドレスは“0"になるように設定
する。
までを“1"にして他のアドレスは“0"になるように設定
する。
このように設定することにより、ターゲット・アドレス
が0C000Hから0FFFFHの範囲（TA15〜TA23→１、TA0〜TA1
4→4000H〜7FFFH）では、アドレス変換RAM2のD0出力が
“1"となり、ANDゲート７が開き、D1出力が“0"である
からトレース・ワード検出RAM3のアドレス入力A15が
“0"となり出力D3が“1"となるため、トレース・ワード
信号TRWが出力される。また、ターゲット・アドレスが1
0000Hから13FFFHの範囲（TA15〜TA23→２、TA0〜TA14→
0H〜3FFFH）では、アドレス変換RAM2のD0出力が“1"と
なり、ANDゲート７が開き、D1出力が“1"であるからト
レース・ワード検出RAM3のアドレス入力A15が“1"とな
り出力D3が“1"となるためトレース・ワード信号TRWが
出力される。
が0C000Hから0FFFFHの範囲（TA15〜TA23→１、TA0〜TA1
4→4000H〜7FFFH）では、アドレス変換RAM2のD0出力が
“1"となり、ANDゲート７が開き、D1出力が“0"である
からトレース・ワード検出RAM3のアドレス入力A15が
“0"となり出力D3が“1"となるため、トレース・ワード
信号TRWが出力される。また、ターゲット・アドレスが1
0000Hから13FFFHの範囲（TA15〜TA23→２、TA0〜TA14→
0H〜3FFFH）では、アドレス変換RAM2のD0出力が“1"と
なり、ANDゲート７が開き、D1出力が“1"であるからト
レース・ワード検出RAM3のアドレス入力A15が“1"とな
り出力D3が“1"となるためトレース・ワード信号TRWが
出力される。
ここでは説明を簡単にするためアドレス変換RAMのD1出
力を１ビットとして説明したが、２ビット以上でも同様
な動作が可能である。
力を１ビットとして説明したが、２ビット以上でも同様
な動作が可能である。
また本発明では、アドレス範囲の検出幅はトレース・ワ
ード検出RAMの容量によって制限されるが、第５図の例
でも64Kバイトの範囲を設定でき、通常の使用では問題
にならない。
ード検出RAMの容量によって制限されるが、第５図の例
でも64Kバイトの範囲を設定でき、通常の使用では問題
にならない。
このようにして検出されたトレース・ワード信号TRWは
メモリ・アドレス制御回路５に入力される。メモリ・ア
ドレス制御回路５は、トレース・ワード信号によりトレ
ース・メモリのアドレスを制御し、前記トリガ検出回路
４により検出されたトリガ信号の到来後予め設定された
カウント数（サンプリング回数）だけカウントした後サ
ンプリングを停止する。
メモリ・アドレス制御回路５に入力される。メモリ・ア
ドレス制御回路５は、トレース・ワード信号によりトレ
ース・メモリのアドレスを制御し、前記トリガ検出回路
４により検出されたトリガ信号の到来後予め設定された
カウント数（サンプリング回数）だけカウントした後サ
ンプリングを停止する。
［発明の効果］ 本発明によれば、制限のないアドレス範囲検出を少ない
ハードウエアの追加で実現できる。
ハードウエアの追加で実現できる。
第１図は本発明の一実施例を示す構成図、第２図はトレ
ース・ワード検出手段の一具体例を示す構成図、第３図
はトレース・ワード検出手段の動作を説明するための説
明図、第４図ないし第６図は従来のトレース・ワード検
出を説明するための図である。 １……ターゲットμＰ、Ａ……トレース・ワード検出手
段、２……アドレス変換回路、３……トレース・ワード
検出回路、４……トリガ検出回路、５……メモリ・アド
レス制御回路、６……トレース・メモリ、７……コント
ロールCPU、８……ゲート、９……アドレス・バス、10
……データ・バス、11……コントロールCPUバス。
ース・ワード検出手段の一具体例を示す構成図、第３図
はトレース・ワード検出手段の動作を説明するための説
明図、第４図ないし第６図は従来のトレース・ワード検
出を説明するための図である。 １……ターゲットμＰ、Ａ……トレース・ワード検出手
段、２……アドレス変換回路、３……トレース・ワード
検出回路、４……トリガ検出回路、５……メモリ・アド
レス制御回路、６……トレース・メモリ、７……コント
ロールCPU、８……ゲート、９……アドレス・バス、10
……データ・バス、11……コントロールCPUバス。
Claims (1)
- 【請求項１】ターゲット・マイクロプロセッサの指定さ
れたバス・データをサンプルして順次トレース・メモリ
に記憶し、トリガ・ワードが検出されると設定されたサ
ンプル数だけサンプルした後メモリへの記憶を停止し、
トリガ・ワード検出の前後のトレース・データを参照し
てマイクロプロセッサの動作解析をすることのできるマ
イクロプロセッサ・アナライザにおいて、 ターゲット・マイクロプロセッサのアドレス・バスの上
位アドレスがアドレス変換回路のアドレス入力に接続さ
れ、下位アドレスおよび前記アドレス変換回路の１ビッ
ト以上のデータ出力がトレース・ワード検出回路のアド
レス入力に接続され、トレース・ワード検出回路のデー
タ出力を前記アドレス変換回路の他のデータ出力でゲー
トすることによって、前記トレース・メモリへの記録動
作をコントロールするトレース・ワード信号を出力する
トレース・ワード検出手段と、 ターゲット・マイクロプロセッサのアドレス・バス、デ
ータ・バス、ステータス信号が予め設定されたトリガ・
ワード条件になったときトリガ信号を出力するトリガ検
出回路と、 前記トレース・ワード信号により、前記トレース・メモ
リのアドレスを制御し、前記トリガ信号により予め設定
されたカウント動作の後カウントを停止するメモリ・ア
ドレス制御回路と を具備したことを特徴とするマイクロプロセッサ・アナ
ライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264919A JPH0799505B2 (ja) | 1987-10-20 | 1987-10-20 | マイクロプロセッサ・アナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264919A JPH0799505B2 (ja) | 1987-10-20 | 1987-10-20 | マイクロプロセッサ・アナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01106232A JPH01106232A (ja) | 1989-04-24 |
| JPH0799505B2 true JPH0799505B2 (ja) | 1995-10-25 |
Family
ID=17410023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264919A Expired - Lifetime JPH0799505B2 (ja) | 1987-10-20 | 1987-10-20 | マイクロプロセッサ・アナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799505B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2896092B2 (ja) * | 1994-10-25 | 1999-05-31 | 帝人製機株式会社 | 電子回路解析装置 |
-
1987
- 1987-10-20 JP JP62264919A patent/JPH0799505B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01106232A (ja) | 1989-04-24 |
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