JPH0573604A - 内積演算回路 - Google Patents
内積演算回路Info
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- JPH0573604A JPH0573604A JP3261403A JP26140391A JPH0573604A JP H0573604 A JPH0573604 A JP H0573604A JP 3261403 A JP3261403 A JP 3261403A JP 26140391 A JP26140391 A JP 26140391A JP H0573604 A JPH0573604 A JP H0573604A
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Abstract
(57)【要約】
【目的】 本発明は強力なバッファや下位側ビットの制
御回路等を不要にして回路規模を小さくするとともに、
係数の値に応じて特定の値を初期設定値として設定する
だけで前記係数を用いた内積演算を高速で実行する。 【構成】 選択反転回路２によって各ベクトルデータの
各ビットを選択的に反転した後、ビット位置変更回路５
によって前記選択反転回路２で選択的にビット反転され
たベクトルデータの各ビット位置を変更するとともに、
プルアップ回路４によって前記ビット位置変更回路５で
ビット位置が変更されたベクトルデータの空ビットに
“１”または“０”を与え、加算回路７によって前記プ
ルアップ回路４で空ビットに“１”または“０”が補充
されたベクトルデータと前記係数に対応して設定されて
いる初期設定値とを累積加算して前記各ベクトルデータ
と前記各係数との内積演算結果を求める。
御回路等を不要にして回路規模を小さくするとともに、
係数の値に応じて特定の値を初期設定値として設定する
だけで前記係数を用いた内積演算を高速で実行する。 【構成】 選択反転回路２によって各ベクトルデータの
各ビットを選択的に反転した後、ビット位置変更回路５
によって前記選択反転回路２で選択的にビット反転され
たベクトルデータの各ビット位置を変更するとともに、
プルアップ回路４によって前記ビット位置変更回路５で
ビット位置が変更されたベクトルデータの空ビットに
“１”または“０”を与え、加算回路７によって前記プ
ルアップ回路４で空ビットに“１”または“０”が補充
されたベクトルデータと前記係数に対応して設定されて
いる初期設定値とを累積加算して前記各ベクトルデータ
と前記各係数との内積演算結果を求める。
Description
【０００１】
【産業上の利用分野】本発明はベクトル演算の一種であ
る内積演算を高速で行なう内積演算回路に関する。
る内積演算を高速で行なう内積演算回路に関する。
【０００２】
【従来の技術】ベクトル演算の１つである内積演算で
は、次に述べる基本原理に基づいて内積対象となる係数
と、ベクトルとの内積値を求めている。なお、以下の説
明においては、文字“Ｏ”に付けたアンダーラインはア
ルファベットの“Ｏ”を表わし、他の文字“Ａi”、
“Ｂi”“Ｉi”に付けたアンダーラインは反転したビッ
トを表わすものとする。
は、次に述べる基本原理に基づいて内積対象となる係数
と、ベクトルとの内積値を求めている。なお、以下の説
明においては、文字“Ｏ”に付けたアンダーラインはア
ルファベットの“Ｏ”を表わし、他の文字“Ａi”、
“Ｂi”“Ｉi”に付けたアンダーラインは反転したビッ
トを表わすものとする。
【０００３】まず、次式に示す如く２つのベクトル係数
Ｃ0、Ｃ1と、２つのベクトルＡ、Ｂとの内積Ｏを求める
場合について考察する。
Ｃ0、Ｃ1と、２つのベクトルＡ、Ｂとの内積Ｏを求める
場合について考察する。
【数１】 この場合、係数Ｃ0、Ｃ1は次式に示す如く変形すること
ができる。
ができる。
【数２】 したがって、前記（１）式は次式に示す如く変形するこ
とができる。
とができる。
【数３】 この（４）式から明らかなように、ベクトルＡ、Ｂをビ
ットシフトする処理と、“−１”倍する処理と、（４）
式で示される５つの部分積を加算する処理とを行なうこ
とにより、前記（１）式の但し書きで示す条件でこの
（１）式を演算することができる。
ットシフトする処理と、“−１”倍する処理と、（４）
式で示される５つの部分積を加算する処理とを行なうこ
とにより、前記（１）式の但し書きで示す条件でこの
（１）式を演算することができる。
【０００４】また、（４）式の第１項は次式に示す如く
変形することができる。
変形することができる。
【数４】 そして、前記（１）式に示す内積Ｏのビット数を予め設
定されている値、例えば１３ビットとするために、前記
（５）式の最上位ビット（符号ビット）を上位側に必要
なだけコピーしてビット拡張すると、次式に示す式が得
られる。
定されている値、例えば１３ビットとするために、前記
（５）式の最上位ビット（符号ビット）を上位側に必要
なだけコピーしてビット拡張すると、次式に示す式が得
られる。
【数５】 同様に、前記（４）式に示す第２項目に対して同じ処理
を施すしてビット拡張すると、次式に示す式が得られ
る。
を施すしてビット拡張すると、次式に示す式が得られ
る。
【数６】 同様に、前記（４）式に示す第３項目に対して同じ処理
を施すしてビット拡張すると、次式に示す式が得られ
る。
を施すしてビット拡張すると、次式に示す式が得られ
る。
【数７】 同様に、前記（４）式に示す第４項目に対して同じ処理
を施すしてビット拡張すると、次式に示す式が得られ
る。
を施すしてビット拡張すると、次式に示す式が得られ
る。
【数８】 同様に、前記（４）式に示す第５項目に対して同じ処理
を施すしてビット拡張すると、次式に示す式が得られ
る。
を施すしてビット拡張すると、次式に示す式が得られ
る。
【数９】 この結果、前記（４）式に示す演算はアキュームレータ
を用いて次式に示す演算を行なうことになる。
を用いて次式に示す演算を行なうことになる。
【数１０】
【０００５】
【発明が解決しようとする課題】ところで、前記（１
１）式に示す演算を回路によって実際に計算する場合、
各部分積の符号ビット（Ａ3、Ａ3、Ｂ3、Ｂ3、）をアキ
ュームレータの上位ビット側に全て供給しなければなら
ず、このため入力段に強力なドライブ能力を持つバッフ
ァを配置しなければならない。また、前記（１１）式を
見て分かるように、下位側には“１”または“０”のど
ちらかを加算するための制御回路が必要になる。このた
め、このような内積演算を行なう場合、回路規模が増大
してしまうという問題があった。
１）式に示す演算を回路によって実際に計算する場合、
各部分積の符号ビット（Ａ3、Ａ3、Ｂ3、Ｂ3、）をアキ
ュームレータの上位ビット側に全て供給しなければなら
ず、このため入力段に強力なドライブ能力を持つバッフ
ァを配置しなければならない。また、前記（１１）式を
見て分かるように、下位側には“１”または“０”のど
ちらかを加算するための制御回路が必要になる。このた
め、このような内積演算を行なう場合、回路規模が増大
してしまうという問題があった。
【０００６】本発明は上記の事情に鑑み、強力なバッフ
ァや下位側ビットの制御回路等を不要にして回路規模を
小さくすることができるとともに、係数の値に応じて特
定の値を初期設定値として設定するだけで前記係数を用
いた内積演算を高速で実行することができる内積演算回
路を提供することを目的としている。
ァや下位側ビットの制御回路等を不要にして回路規模を
小さくすることができるとともに、係数の値に応じて特
定の値を初期設定値として設定するだけで前記係数を用
いた内積演算を高速で実行することができる内積演算回
路を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明による内積演算回路は、１つもしくは複数の
ベクトルデータと１つもしくは複数の係数とに基づいて
内積演算を行なう内積演算回路において、前記各ベクト
ルデータの各ビットを選択的に反転させる選択反転部
と、前記係数に対応して前記選択反転部で選択的にビッ
ト反転されたベクトルデータの各ビット位置を変更する
ビット位置変更部と、このビット位置変更部によってビ
ット位置が変更されたベクトルデータの空ビットに
“１”または“０”を与えるビット補充部と、前記係数
に対応して設定されている初期設定値と前記ビット補充
部で空ビットに“１”または“０”が補充されたベクト
ルデータとを累積加算する加算部とを備えたことを特徴
としている。
めに本発明による内積演算回路は、１つもしくは複数の
ベクトルデータと１つもしくは複数の係数とに基づいて
内積演算を行なう内積演算回路において、前記各ベクト
ルデータの各ビットを選択的に反転させる選択反転部
と、前記係数に対応して前記選択反転部で選択的にビッ
ト反転されたベクトルデータの各ビット位置を変更する
ビット位置変更部と、このビット位置変更部によってビ
ット位置が変更されたベクトルデータの空ビットに
“１”または“０”を与えるビット補充部と、前記係数
に対応して設定されている初期設定値と前記ビット補充
部で空ビットに“１”または“０”が補充されたベクト
ルデータとを累積加算する加算部とを備えたことを特徴
としている。
【０００８】
【作用】上記の構成において、選択反転部によって各ベ
クトルデータの各ビットが選択的に反転された後、ビッ
ト位置変更部によって係数に対応して前記選択反転部で
選択的にビット反転されたベクトルデータの各ビット位
置が変更されるとともに、ビット補充部によって前記ビ
ット位置変更部でビット位置が変更されたベクトルデー
タの空ビットに“１”または“０”が与えられ、加算部
によって前記ビット補充部で空ビットに“１”または
“０”が補充されたベクトルデータと前記係数に対応し
て設定されている初期設定値とが累積加算されて前記各
ベクトルデータと前記各係数との内積演算結果が求めら
れる。
クトルデータの各ビットが選択的に反転された後、ビッ
ト位置変更部によって係数に対応して前記選択反転部で
選択的にビット反転されたベクトルデータの各ビット位
置が変更されるとともに、ビット補充部によって前記ビ
ット位置変更部でビット位置が変更されたベクトルデー
タの空ビットに“１”または“０”が与えられ、加算部
によって前記ビット補充部で空ビットに“１”または
“０”が補充されたベクトルデータと前記係数に対応し
て設定されている初期設定値とが累積加算されて前記各
ベクトルデータと前記各係数との内積演算結果が求めら
れる。
【０００９】
【実施例】まず、第１実施例の詳細な回路構成の説明に
先だって、本発明による内積演算回路の基本原理を説明
する。
先だって、本発明による内積演算回路の基本原理を説明
する。
【００１０】一般的なビット演算では、次式が成り立
つ。
つ。
【数１１】 したがって、この（１２）式に次式に示す値を割り付
け、
け、
【数１２】 前記（１１）式にこの（１３）式および前記（１２）式
を適用すると、前記（１１）式は次式によって表わすこ
とができる。
を適用すると、前記（１１）式は次式によって表わすこ
とができる。
【数１３】 そして、この（１４）式の（ａ）段、（ｂ）段、（ｃ）
段、（ｄ）段、（ｅ）段、（ｆ）段、（ｇ）段、（ｉ）
段、（ｋ）段、（ｌ）段にある“１”を上側に移項する
と、次式が得られる。
段、（ｄ）段、（ｅ）段、（ｆ）段、（ｇ）段、（ｉ）
段、（ｋ）段、（ｌ）段にある“１”を上側に移項する
と、次式が得られる。
【数１４】 ここで、この（１５）式の（ａ）段〜（ｈ）段にある
“１”を計算すると、次式が得られる。
“１”を計算すると、次式が得られる。
【数１５】 したがって、前記（１５）式は次式に示す式に変形する
ことができる。
ことができる。
【数１６】 つまり、前記（１）式の値は前記（１７）式を計算する
ことによって求めることができる。
ことによって求めることができる。
【００１１】本発明による第１実施例は、前記（１７）
式を演算することによって、前記（１）式の演算結果を
得ることを基本原理としている。以下、この基本原理を
用いた本発明の第１実施例を図面を参照しながら詳細に
説明する。
式を演算することによって、前記（１）式の演算結果を
得ることを基本原理としている。以下、この基本原理を
用いた本発明の第１実施例を図面を参照しながら詳細に
説明する。
【００１２】図１は本発明による内積演算回路の第１実
施例を示すブロック図である。この図に示す内積演算回
路１は選択反転回路２と、係数制御回路３と、プルアッ
プ回路４と、ビット位置変更回路５と、反転回路６と、
加算回路７とを備えており、係数制御回路３によって選
択反転回路２およびビット位置変更回路５を制御して内
積演算対象となるベクトルＡ、Ｂの各ビットを個々に非
反転、反転させるとともに、これら各ベクトルＡ、Ｂの
ビット位置（桁）を変更して前記（１７）式の（ｂ）段
〜（ｆ）段にあるビット列の反転ビット列を生成させた
後、これを反転回路６に導いて反転させる。そして、加
算回路７によって前記（１７）式の（ａ）段にある初期
設定値と、前記反転回路６から出力される前記（１７）
式の（ｂ）段〜（ｆ）段のビット列とを順次、累積加算
させて前記（１７）式に示す内積値Ｏを算出させ、これ
を出力する。
施例を示すブロック図である。この図に示す内積演算回
路１は選択反転回路２と、係数制御回路３と、プルアッ
プ回路４と、ビット位置変更回路５と、反転回路６と、
加算回路７とを備えており、係数制御回路３によって選
択反転回路２およびビット位置変更回路５を制御して内
積演算対象となるベクトルＡ、Ｂの各ビットを個々に非
反転、反転させるとともに、これら各ベクトルＡ、Ｂの
ビット位置（桁）を変更して前記（１７）式の（ｂ）段
〜（ｆ）段にあるビット列の反転ビット列を生成させた
後、これを反転回路６に導いて反転させる。そして、加
算回路７によって前記（１７）式の（ａ）段にある初期
設定値と、前記反転回路６から出力される前記（１７）
式の（ｂ）段〜（ｆ）段のビット列とを順次、累積加算
させて前記（１７）式に示す内積値Ｏを算出させ、これ
を出力する。
【００１３】係数制御回路３は内積演算対象となる係数
Ｃ0、Ｃ1の各値に対応する選択データが格納されている
制御テーブルやこの制御テーブル内に格納されている各
選択データを読み出す読出し回路等を備えており、入力
されるクロック信号に基づいて前記制御テーブルに格納
されている選択データを読み出して２つの選択信号を生
成するとともに、これらの各選択信号を前記選択反転回
路２と、ビット位置変更回路５とに、各々供給する。
Ｃ0、Ｃ1の各値に対応する選択データが格納されている
制御テーブルやこの制御テーブル内に格納されている各
選択データを読み出す読出し回路等を備えており、入力
されるクロック信号に基づいて前記制御テーブルに格納
されている選択データを読み出して２つの選択信号を生
成するとともに、これらの各選択信号を前記選択反転回
路２と、ビット位置変更回路５とに、各々供給する。
【００１４】選択反転回路２は入力端子８に入力される
ベクトルＡ、Ｂの各ビット毎に設けられる４つの反転・
非反転回路９と、これらの各反転・非反転回路９から出
力される反転ビット信号、非反転ビット信号のいずれか
を選択する４つの選択スイッチ１０とを備えており、各
反転・非反転回路９によって入力端子８に入力されてい
るベクトルＡまたはベクトルＢの各ビットを反転、非反
転するとともに、前記係数制御回路３から出力される選
択信号に応じて前記各反転・非反転回路９から出力され
る各反転ビット、各非反転ビットのいずれかを選択して
これをビット位置変更回路５に供給する。
ベクトルＡ、Ｂの各ビット毎に設けられる４つの反転・
非反転回路９と、これらの各反転・非反転回路９から出
力される反転ビット信号、非反転ビット信号のいずれか
を選択する４つの選択スイッチ１０とを備えており、各
反転・非反転回路９によって入力端子８に入力されてい
るベクトルＡまたはベクトルＢの各ビットを反転、非反
転するとともに、前記係数制御回路３から出力される選
択信号に応じて前記各反転・非反転回路９から出力され
る各反転ビット、各非反転ビットのいずれかを選択して
これをビット位置変更回路５に供給する。
【００１５】また、プルアップ回路４は１１個の抵抗１
１を備えており、これら各抵抗１１の一端に印加されて
いる電圧によって前記ビット位置変更回路５の各選択ス
イッチ１５をプルアップする。
１を備えており、これら各抵抗１１の一端に印加されて
いる電圧によって前記ビット位置変更回路５の各選択ス
イッチ１５をプルアップする。
【００１６】ビット位置変更回路５は４本のビット入力
ライン（横ライン）１２と、１１本の出力ライン（縦ラ
イン）１３と、８本の制御ライン（斜めライン）１４
と、これら入力ライン１２ないし制御ライン１４が交差
する点に設けられる複数の選択スイッチ１５とを備えて
おり、前記係数制御回路３からいずれかの制御ライン１
４に選択信号が供給されたとき、前記選択反転回路２か
ら各入力ライン１２に入力されている各ビットの位置を
決定するとともに、前記ビット以外のビットに“１”を
セットして１１ビットのビット列にし、これを反転回路
６に供給する。この場合、前記各選択スイッチ１５は各
々、図２に示す如く一方の端子が前記出力ライン１３を
介して前記抵抗１１の他端に接続され、他方の端子が前
記入力ライン１２を介して前記選択反転回路２の出力端
子に接続されるスイッチ１６を備えており、前記係数制
御回路３から選択信号が供給されたとき、前記選択反転
回路２から出力されるビットを選択して、これを出力ラ
イン１３を介して前記反転回路６に供給し、また前記係
数制御回路３から選択信号が供給されていないとき、プ
ルアップ回路４から出力される電圧によって“１”を示
すビット信号を生成し、これを出力ライン１３を介して
前記反転回路６に供給する。
ライン（横ライン）１２と、１１本の出力ライン（縦ラ
イン）１３と、８本の制御ライン（斜めライン）１４
と、これら入力ライン１２ないし制御ライン１４が交差
する点に設けられる複数の選択スイッチ１５とを備えて
おり、前記係数制御回路３からいずれかの制御ライン１
４に選択信号が供給されたとき、前記選択反転回路２か
ら各入力ライン１２に入力されている各ビットの位置を
決定するとともに、前記ビット以外のビットに“１”を
セットして１１ビットのビット列にし、これを反転回路
６に供給する。この場合、前記各選択スイッチ１５は各
々、図２に示す如く一方の端子が前記出力ライン１３を
介して前記抵抗１１の他端に接続され、他方の端子が前
記入力ライン１２を介して前記選択反転回路２の出力端
子に接続されるスイッチ１６を備えており、前記係数制
御回路３から選択信号が供給されたとき、前記選択反転
回路２から出力されるビットを選択して、これを出力ラ
イン１３を介して前記反転回路６に供給し、また前記係
数制御回路３から選択信号が供給されていないとき、プ
ルアップ回路４から出力される電圧によって“１”を示
すビット信号を生成し、これを出力ライン１３を介して
前記反転回路６に供給する。
【００１７】反転回路６は前記ビット位置変更回路５の
各出力ライン１３を介して供給される各ビットの値を各
々、反転させる１１個のインバータ１７を備えており、
前記ビット位置変更回路５の各出力ライン１３を介して
供給される各ビットの値を各々、反転させて加算回路７
に供給する。
各出力ライン１３を介して供給される各ビットの値を各
々、反転させる１１個のインバータ１７を備えており、
前記ビット位置変更回路５の各出力ライン１３を介して
供給される各ビットの値を各々、反転させて加算回路７
に供給する。
【００１８】加算回路７は前記（１７）式の（ａ）段に
ある値（（１）式の但し書き部分にある係数Ｃ0、Ｃ1に
対応する値）を初期設定値として取り込んだり、前回ま
での累積加算結果を取り込んだりする切換スイッチ１８
と、この切換スイッチ１８によって選択された初期設定
値（または、前回までの累積加算結果）と前記反転回路
６から出力されるビット列とを加算する加算器１９と、
この加算器１９の加算動作によって得られた値（累積加
算結果）を一時的に記憶して前記切換スイッチ１８に供
給するレジスタ２０とを備えており、前記（１７）式の
（ａ）段にある値を初期設定値として前記反転回路６か
ら順次、出力される各ビット列を累積加算し、この加算
動作によって得られた値を前記（１７）式の演算結果と
して出力する。
ある値（（１）式の但し書き部分にある係数Ｃ0、Ｃ1に
対応する値）を初期設定値として取り込んだり、前回ま
での累積加算結果を取り込んだりする切換スイッチ１８
と、この切換スイッチ１８によって選択された初期設定
値（または、前回までの累積加算結果）と前記反転回路
６から出力されるビット列とを加算する加算器１９と、
この加算器１９の加算動作によって得られた値（累積加
算結果）を一時的に記憶して前記切換スイッチ１８に供
給するレジスタ２０とを備えており、前記（１７）式の
（ａ）段にある値を初期設定値として前記反転回路６か
ら順次、出力される各ビット列を累積加算し、この加算
動作によって得られた値を前記（１７）式の演算結果と
して出力する。
【００１９】次に、図３ないし図８を参照しながら本実
施例の動作を説明する。 《１サイクル目》まず、図３に示す如く入力端子８から
ベクトルＡの各ビット値が入力されると、係数制御回路
３によって選択反転回路２の各選択スイッチ１０の切り
換えが行われて前記各ビットの値から前記（１７）式の
（ｂ）段にあるベクトル成分部分の反転ビット列が生成
されるとともに、ビット位置変更回路５にある上位から
７つ目の制御ライン１４が選択されて、前記選択反転回
路２によって得られたビット列から前記（１７）式の
（ｂ）段に示すビット列の反転ビット列が生成され、こ
れが反転回路６によって反転されて前記（１７）式の
（ｂ）段に示すビット列にされた後、加算回路７に供給
される。そして、この加算回路７の加算器１９によって
選択スイッチ１８で選択されている初期設定値と、前記
反転回路６から出力される今回のビット列とが加算さ
れ、この加算動作によって得られたビット列（累積加算
結果）がレジスタ２０に記憶される。
施例の動作を説明する。 《１サイクル目》まず、図３に示す如く入力端子８から
ベクトルＡの各ビット値が入力されると、係数制御回路
３によって選択反転回路２の各選択スイッチ１０の切り
換えが行われて前記各ビットの値から前記（１７）式の
（ｂ）段にあるベクトル成分部分の反転ビット列が生成
されるとともに、ビット位置変更回路５にある上位から
７つ目の制御ライン１４が選択されて、前記選択反転回
路２によって得られたビット列から前記（１７）式の
（ｂ）段に示すビット列の反転ビット列が生成され、こ
れが反転回路６によって反転されて前記（１７）式の
（ｂ）段に示すビット列にされた後、加算回路７に供給
される。そして、この加算回路７の加算器１９によって
選択スイッチ１８で選択されている初期設定値と、前記
反転回路６から出力される今回のビット列とが加算さ
れ、この加算動作によって得られたビット列（累積加算
結果）がレジスタ２０に記憶される。
【００２０】《２サイクル目》次いで、図４に示す如く
各選択スイッチ１０がそのままの接続状態に保たれたま
ま、ビット位置変更回路５にある上位から５つ目の制御
ライン１４が選択されて、前記選択反転回路２によって
得られたビット列から前記（１７）式の（ｃ）段に示す
ビット列の反転ビット列が生成され、これが反転回路６
によって反転されて前記（１７）式の（ｃ）段に示すビ
ット列にされた後、加算回路７に供給される。またこの
動作と並行して、加算回路７の選択スイッチ１８がレジ
スタ２０側に切り換えられてこのレジスタ２０に記憶さ
れている前回までの累積加算結果が選択されるととも
に、加算器２０によって前記反転回路６から出力される
今回のビット列と、前記選択スイッチ１８によって選択
されているビット列（前回までの累積加算結果）とが加
算され、この加算動作によって得られたビット列が再び
レジスタ２０に記憶される。
各選択スイッチ１０がそのままの接続状態に保たれたま
ま、ビット位置変更回路５にある上位から５つ目の制御
ライン１４が選択されて、前記選択反転回路２によって
得られたビット列から前記（１７）式の（ｃ）段に示す
ビット列の反転ビット列が生成され、これが反転回路６
によって反転されて前記（１７）式の（ｃ）段に示すビ
ット列にされた後、加算回路７に供給される。またこの
動作と並行して、加算回路７の選択スイッチ１８がレジ
スタ２０側に切り換えられてこのレジスタ２０に記憶さ
れている前回までの累積加算結果が選択されるととも
に、加算器２０によって前記反転回路６から出力される
今回のビット列と、前記選択スイッチ１８によって選択
されているビット列（前回までの累積加算結果）とが加
算され、この加算動作によって得られたビット列が再び
レジスタ２０に記憶される。
【００２１】《３サイクル目》次いで、図５に示す如く
各選択スイッチ１０の切り換えが行われて前記入力端子
８に入力されている前記ベクトルＡの各ビット値から前
記（１７）式の（ｄ）段にあるベクトル成分部分の反転
ビット列が生成されるとともに、ビット位置変更回路５
にある最上位の制御ライン１４が選択されて、前記選択
反転回路２によって得られたビット列から前記（１７）
式の（ｄ）段に示すビット列の反転ビット列が生成さ
れ、これが反転回路６によって反転されて前記（１７）
式の（ｄ）に示すビット列にされた後、加算回路７に供
給される。そして、この加算回路７の加算器１９によっ
て選択スイッチ１８で選択されているレジスタ２０内の
値（前回までの累積加算結果）と、前記反転回路６から
出力される今回のビット列とが加算され、この加算動作
によって得られたビット列（累積加算結果）が再びレジ
スタ２０に記憶される。
各選択スイッチ１０の切り換えが行われて前記入力端子
８に入力されている前記ベクトルＡの各ビット値から前
記（１７）式の（ｄ）段にあるベクトル成分部分の反転
ビット列が生成されるとともに、ビット位置変更回路５
にある最上位の制御ライン１４が選択されて、前記選択
反転回路２によって得られたビット列から前記（１７）
式の（ｄ）段に示すビット列の反転ビット列が生成さ
れ、これが反転回路６によって反転されて前記（１７）
式の（ｄ）に示すビット列にされた後、加算回路７に供
給される。そして、この加算回路７の加算器１９によっ
て選択スイッチ１８で選択されているレジスタ２０内の
値（前回までの累積加算結果）と、前記反転回路６から
出力される今回のビット列とが加算され、この加算動作
によって得られたビット列（累積加算結果）が再びレジ
スタ２０に記憶される。
【００２２】《４サイクル目》次いで、図６に示す如く
入力端子８からベクトルＢの各ビット値が入力される
と、各選択スイッチ１０の切り換えが行われて前記入力
端子８に入力されている前記ベクトルＢの各ビット値か
ら前記（１７）式の（ｅ）段にあるベクトル成分部分の
反転ビット列が生成されるとともに、ビット位置変更回
路５にある最下位の制御ライン１４が選択されて、前記
選択反転回路２によって得られたビット列から前記（１
７）式の（ｅ）段に示すビット列の反転ビット列が生成
され、これが反転回路６によって反転されて前記（１
７）式の（ｅ）段に示すビット列にされた後、加算回路
７に供給される。そして、この加算回路７の加算器１９
によって選択スイッチ１８で選択されているレジスタ２
０内の値（前回までの累積加算結果）と、前記反転回路
６から出力される今回のビット列とが加算され、この加
算動作によって得られたビット列（累積加算結果）が再
びレジスタ２０に記憶される。
入力端子８からベクトルＢの各ビット値が入力される
と、各選択スイッチ１０の切り換えが行われて前記入力
端子８に入力されている前記ベクトルＢの各ビット値か
ら前記（１７）式の（ｅ）段にあるベクトル成分部分の
反転ビット列が生成されるとともに、ビット位置変更回
路５にある最下位の制御ライン１４が選択されて、前記
選択反転回路２によって得られたビット列から前記（１
７）式の（ｅ）段に示すビット列の反転ビット列が生成
され、これが反転回路６によって反転されて前記（１
７）式の（ｅ）段に示すビット列にされた後、加算回路
７に供給される。そして、この加算回路７の加算器１９
によって選択スイッチ１８で選択されているレジスタ２
０内の値（前回までの累積加算結果）と、前記反転回路
６から出力される今回のビット列とが加算され、この加
算動作によって得られたビット列（累積加算結果）が再
びレジスタ２０に記憶される。
【００２３】《５サイクル目》次いで、図７に示す如く
各選択スイッチ１０の切り換えが行われて前記入力端子
８に入力されている前記ベクトルＢの各ビット値から前
記（１７）式の（ｆ）段にあるベクトル成分部分の反転
ビット列が生成されるとともに、ビット位置変更回路５
にある上位から２つ目の制御ライン１４が選択されて、
前記選択反転回路２によって得られたビット列から前記
（１７）式の（ｆ）段に示すビット列の反転ビット列が
生成され、これが反転回路６によって反転されて前記
（１７）式の（ｆ）段に示すビット列にされた後、加算
回路７に供給される。そして、この加算回路７の加算器
１９によって選択スイッチ１８で選択されているレジス
タ２０内の値（前回までの累積加算結果）と前記反転回
路６から出力される今回のビット列とが加算され、この
加算動作によって得られたビット列（累積加算結果）が
前記（１７）式の演算結果として出力される。
各選択スイッチ１０の切り換えが行われて前記入力端子
８に入力されている前記ベクトルＢの各ビット値から前
記（１７）式の（ｆ）段にあるベクトル成分部分の反転
ビット列が生成されるとともに、ビット位置変更回路５
にある上位から２つ目の制御ライン１４が選択されて、
前記選択反転回路２によって得られたビット列から前記
（１７）式の（ｆ）段に示すビット列の反転ビット列が
生成され、これが反転回路６によって反転されて前記
（１７）式の（ｆ）段に示すビット列にされた後、加算
回路７に供給される。そして、この加算回路７の加算器
１９によって選択スイッチ１８で選択されているレジス
タ２０内の値（前回までの累積加算結果）と前記反転回
路６から出力される今回のビット列とが加算され、この
加算動作によって得られたビット列（累積加算結果）が
前記（１７）式の演算結果として出力される。
【００２４】このように、この実施例においては、前記
（１７）式を演算することによって、前記（１）式の演
算結果を得るようにしているので、強力なバッファや下
位側ビットの制御回路等を不要にして回路規模を小さく
することができるとともに、係数Ｃ0、Ｃ1の値に応じて
特定の値を初期設定値として設定するだけで前記係数Ｃ
0、Ｃ1を用いた内積演算を高速で実行することができ
る。
（１７）式を演算することによって、前記（１）式の演
算結果を得るようにしているので、強力なバッファや下
位側ビットの制御回路等を不要にして回路規模を小さく
することができるとともに、係数Ｃ0、Ｃ1の値に応じて
特定の値を初期設定値として設定するだけで前記係数Ｃ
0、Ｃ1を用いた内積演算を高速で実行することができ
る。
【００２５】次に、第２実施例の詳細な回路構成の説明
に先だって、この第２実施例の動作原理を説明する。ま
ず、一般的なビット演算では次式が成立する。
に先だって、この第２実施例の動作原理を説明する。ま
ず、一般的なビット演算では次式が成立する。
【数１７】 そして、この（１８）式を前記（１７）式に適用する
と、次式が得られる。
と、次式が得られる。
【数１８】 ここで、この（１９）式に示す（ａ）段、（ｃ）段、
（ｅ）段、（ｇ）段、（ｉ）段、（ｋ）段の部分を抜き
出してこれを計算すると、次式に示す値が得られる。
（ｅ）段、（ｇ）段、（ｉ）段、（ｋ）段の部分を抜き
出してこれを計算すると、次式に示す値が得られる。
【数１９】 そして、この（２０）式の演算結果を用いて前記（１
９）式を書き直すと、次式が得られる。
９）式を書き直すと、次式が得られる。
【数２０】 つまり、前記（１７）式は前記（２１）式を計算するこ
とによって求めることができる。
とによって求めることができる。
【００２６】本発明による第２実施例は、前記（２１）
式を演算することによって、前記（１）式の演算結果を
得ることを基本原理としている。以下、この基本原理を
用いた本発明の第２実施例を図面を参照しながら詳細に
説明する。
式を演算することによって、前記（１）式の演算結果を
得ることを基本原理としている。以下、この基本原理を
用いた本発明の第２実施例を図面を参照しながら詳細に
説明する。
【００２７】図８は本発明による内積演算回路の第２実
施例を示すブロック図である。なお、この図において、
図１の各部と同じ部分には、同じ符号を付して再度、説
明する。
施例を示すブロック図である。なお、この図において、
図１の各部と同じ部分には、同じ符号を付して再度、説
明する。
【００２８】この図に示す内積演算回路１ａは選択反転
回路２と、係数制御回路３と、プルアップ回路４と、ビ
ット位置変更回路５と、加算回路７とを備えており、係
数制御回路３によって選択反転回路２およびビット位置
変更回路５を制御して内積演算対象となるベクトルＡ、
Ｂの各ビットを個々に非反転、反転させるとともに、こ
れら各ベクトルＡ、Ｂのビット位置（桁）を変更して前
記（２１）式の（ｂ）段〜（ｆ）段にあるビット列を生
成させる。そして、加算回路７によって前記（２１）式
の（ａ）段にある初期設定値と、前記ビット位置変更回
路５から出力される前記（２１）式の（ｂ）段〜（ｆ）
段のビット列とを順次、累積加算させて前記（２１）式
に示す内積値Ｏを算出させ、これを出力する。
回路２と、係数制御回路３と、プルアップ回路４と、ビ
ット位置変更回路５と、加算回路７とを備えており、係
数制御回路３によって選択反転回路２およびビット位置
変更回路５を制御して内積演算対象となるベクトルＡ、
Ｂの各ビットを個々に非反転、反転させるとともに、こ
れら各ベクトルＡ、Ｂのビット位置（桁）を変更して前
記（２１）式の（ｂ）段〜（ｆ）段にあるビット列を生
成させる。そして、加算回路７によって前記（２１）式
の（ａ）段にある初期設定値と、前記ビット位置変更回
路５から出力される前記（２１）式の（ｂ）段〜（ｆ）
段のビット列とを順次、累積加算させて前記（２１）式
に示す内積値Ｏを算出させ、これを出力する。
【００２９】係数制御回路３は内積演算対象となる係数
Ｃ0、Ｃ1の各値に対応する選択データが格納されている
制御テーブルやこの制御テーブル内に格納されている各
選択データを読み出す読出し回路等を備えており、入力
されるクロック信号に基づいて前記制御テーブルに格納
されている選択データを読み出して２つの選択信号を生
成するとともに、これら各選択信号を前記選択反転回路
２と、ビット位置変更回路５とに、各々供給する。
Ｃ0、Ｃ1の各値に対応する選択データが格納されている
制御テーブルやこの制御テーブル内に格納されている各
選択データを読み出す読出し回路等を備えており、入力
されるクロック信号に基づいて前記制御テーブルに格納
されている選択データを読み出して２つの選択信号を生
成するとともに、これら各選択信号を前記選択反転回路
２と、ビット位置変更回路５とに、各々供給する。
【００３０】選択反転回路２は入力端子８に入力される
ベクトルＡ、Ｂの各ビット毎に設けられる４つの反転・
非反転回路９と、これらの各反転・非反転回路９から出
力される反転ビット信号、非反転ビット信号のいずれか
を選択する４つの選択スイッチ１０とを備えており、各
反転・非反転回路９によって入力端子８に入力されてい
るベクトルＡまたはベクトルＢの各ビットを反転、非反
転するとともに、前記係数制御回路３から出力される選
択信号に応じて前記各反転・非反転回路９から出力され
る各反転ビット、各非反転ビットのいずれかを選択して
これをビット位置変更回路５に供給する。
ベクトルＡ、Ｂの各ビット毎に設けられる４つの反転・
非反転回路９と、これらの各反転・非反転回路９から出
力される反転ビット信号、非反転ビット信号のいずれか
を選択する４つの選択スイッチ１０とを備えており、各
反転・非反転回路９によって入力端子８に入力されてい
るベクトルＡまたはベクトルＢの各ビットを反転、非反
転するとともに、前記係数制御回路３から出力される選
択信号に応じて前記各反転・非反転回路９から出力され
る各反転ビット、各非反転ビットのいずれかを選択して
これをビット位置変更回路５に供給する。
【００３１】また、プルアップ回路４は１１個の抵抗１
１を備えており、これら各抵抗１１の一端に印加されて
いる電圧によって前記ビット位置変更回路５の各選択ス
イッチ１５をプルアップする。
１を備えており、これら各抵抗１１の一端に印加されて
いる電圧によって前記ビット位置変更回路５の各選択ス
イッチ１５をプルアップする。
【００３２】ビット位置変更回路５は４本のビット入力
ライン（横ライン）１２と、１１本の出力ライン（縦ラ
イン）１３と、８本の制御ライン（斜めライン）１４
と、これら入力ライン１２ないし制御ライン１４が交差
する点に設けられる複数の選択スイッチ１５とを備えて
おり、前記係数制御回路３からいずれかの制御ライン１
４に選択信号が供給されたとき、前記選択反転回路２か
ら各入力ライン１２に入力される各ビットの位置を決定
するとともに、前記ビット以外のビットに“１”をセッ
トして１１ビットのビット列にし、これを加算回路７に
供給する。この場合、前記各選択スイッチ１５は各々、
図９に示す如く一方の端子が前記出力ライン１３を介し
て前記抵抗１１の他端に接続され、他方の端子が前記入
力ライン１２を介して前記選択反転回路２の出力端子に
接続されるスイッチ１６を備えており、前記係数制御回
路３から選択信号が供給されたとき、前記選択反転回路
２から出力されるビットを選択して、これを出力ライン
１３を介して前記加算回路７に供給し、また前記係数制
御回路３から選択信号が供給されていないとき、プルア
ップ回路４から出力される電圧によって“１”を示すビ
ット信号を生成し、これを出力ライン１３を介して前記
加算回路７に供給する。
ライン（横ライン）１２と、１１本の出力ライン（縦ラ
イン）１３と、８本の制御ライン（斜めライン）１４
と、これら入力ライン１２ないし制御ライン１４が交差
する点に設けられる複数の選択スイッチ１５とを備えて
おり、前記係数制御回路３からいずれかの制御ライン１
４に選択信号が供給されたとき、前記選択反転回路２か
ら各入力ライン１２に入力される各ビットの位置を決定
するとともに、前記ビット以外のビットに“１”をセッ
トして１１ビットのビット列にし、これを加算回路７に
供給する。この場合、前記各選択スイッチ１５は各々、
図９に示す如く一方の端子が前記出力ライン１３を介し
て前記抵抗１１の他端に接続され、他方の端子が前記入
力ライン１２を介して前記選択反転回路２の出力端子に
接続されるスイッチ１６を備えており、前記係数制御回
路３から選択信号が供給されたとき、前記選択反転回路
２から出力されるビットを選択して、これを出力ライン
１３を介して前記加算回路７に供給し、また前記係数制
御回路３から選択信号が供給されていないとき、プルア
ップ回路４から出力される電圧によって“１”を示すビ
ット信号を生成し、これを出力ライン１３を介して前記
加算回路７に供給する。
【００３３】加算回路７は前記（２１）式の（ａ）段に
ある値を初期設定値として取り込んだり、前回の加算結
果を取り込んだりする切換スイッチ１８と、この切換ス
イッチ１８によって選択された初期設定値（または、前
回までの累積加算結果）と前記ビット位置変更回路５か
ら出力されるビット列とを加算する加算器１９と、この
加算器１９の加算動作によって得られた値（累積加算結
果）を一時的に記憶して前記切換スイッチ１８に供給す
るレジスタ２０とを備えており、前記（２１）式の
（ａ）段にある値を初期設定値として前記ビット位置変
更回路５から順次、出力される各ビット列を累積加算
し、この加算動作によって得られたビット列を前記（２
１）式の演算結果として出力する。
ある値を初期設定値として取り込んだり、前回の加算結
果を取り込んだりする切換スイッチ１８と、この切換ス
イッチ１８によって選択された初期設定値（または、前
回までの累積加算結果）と前記ビット位置変更回路５か
ら出力されるビット列とを加算する加算器１９と、この
加算器１９の加算動作によって得られた値（累積加算結
果）を一時的に記憶して前記切換スイッチ１８に供給す
るレジスタ２０とを備えており、前記（２１）式の
（ａ）段にある値を初期設定値として前記ビット位置変
更回路５から順次、出力される各ビット列を累積加算
し、この加算動作によって得られたビット列を前記（２
１）式の演算結果として出力する。
【００３４】次に、図１０ないし図１４を参照しながら
この実施例の動作を説明する。 《１サイクル目》まず、図１０に示す如く入力端子８か
らベクトルＡの各ビット値が入力されると、係数制御回
路３によって選択反転回路２の各選択スイッチ１０の切
り換えが行われて前記各ビットの値から前記（２１）式
の（ｂ）段にあるベクトル成分部分のビット列が生成さ
れるとともに、ビット位置変更回路５にある上位から７
つ目の制御ライン１４が選択されて、前記選択反転回路
２によって得られたビット列から前記（２１）式の
（ｂ）段に示すビット列が生成され、これが加算回路７
に供給される。そして、この加算回路７の加算器１９に
よって選択スイッチ１８で選択されている初期設定値と
前記ビット位置変更回路５から出力される今回のビット
列とが加算されてこの加算動作によって得られたビット
列（累積加算結果）がレジスタ２０に記憶される。
この実施例の動作を説明する。 《１サイクル目》まず、図１０に示す如く入力端子８か
らベクトルＡの各ビット値が入力されると、係数制御回
路３によって選択反転回路２の各選択スイッチ１０の切
り換えが行われて前記各ビットの値から前記（２１）式
の（ｂ）段にあるベクトル成分部分のビット列が生成さ
れるとともに、ビット位置変更回路５にある上位から７
つ目の制御ライン１４が選択されて、前記選択反転回路
２によって得られたビット列から前記（２１）式の
（ｂ）段に示すビット列が生成され、これが加算回路７
に供給される。そして、この加算回路７の加算器１９に
よって選択スイッチ１８で選択されている初期設定値と
前記ビット位置変更回路５から出力される今回のビット
列とが加算されてこの加算動作によって得られたビット
列（累積加算結果）がレジスタ２０に記憶される。
【００３５】《２サイクル目》次いで、図１１に示す如
く各選択スイッチ１０がそのままの接続状態に保たれた
まま、ビット位置変更回路５にある上位から５つ目の制
御ライン１４が選択されて、前記選択反転回路２によっ
て得られたビット列から前記（２１）式の（ｃ）段に示
すビット列が生成され、これが加算回路７に供給され
る。またこの動作と並行して、加算回路７の選択スイッ
チ１８がレジスタ２０側に切り換えられてこのレジスタ
２０に記憶されている前回までの累積加算結果が選択さ
れるとともに、加算器２０によって前記ビット位置変更
回路５から出力される今回のビット列と、前記選択スイ
ッチ１８によって選択されているビット列（前回までの
累積加算結果）とが加算され、この加算動作によって得
られたビット列が再びレジスタ２０に記憶される。
く各選択スイッチ１０がそのままの接続状態に保たれた
まま、ビット位置変更回路５にある上位から５つ目の制
御ライン１４が選択されて、前記選択反転回路２によっ
て得られたビット列から前記（２１）式の（ｃ）段に示
すビット列が生成され、これが加算回路７に供給され
る。またこの動作と並行して、加算回路７の選択スイッ
チ１８がレジスタ２０側に切り換えられてこのレジスタ
２０に記憶されている前回までの累積加算結果が選択さ
れるとともに、加算器２０によって前記ビット位置変更
回路５から出力される今回のビット列と、前記選択スイ
ッチ１８によって選択されているビット列（前回までの
累積加算結果）とが加算され、この加算動作によって得
られたビット列が再びレジスタ２０に記憶される。
【００３６】《３サイクル目》次いで、図１２に示す如
く各選択スイッチ１０の切り換えが行われて前記入力端
子８に入力されている前記ベクトルＡの各ビット値から
前記（２１）式の（ｄ）段ににあるベクトル成分部分の
ビット列が生成されるとともに、ビット位置変更回路５
にある最上位の制御ライン１４が選択されて、前記選択
反転回路２によって得られたビット列から前記（２１）
式の（ｄ）段に示すビット列が生成され、これが加算回
路７に供給される。そして、この加算回路７の加算器１
９によって選択スイッチ１８で選択されているレジスタ
２０内の値（前回までの累積加算結果）と前記ビット位
置変更回路５から出力される今回のビット列とが加算さ
れ、この加算動作によって得られたビット列（累積加算
結果）が再びレジスタ２０に記憶される。
く各選択スイッチ１０の切り換えが行われて前記入力端
子８に入力されている前記ベクトルＡの各ビット値から
前記（２１）式の（ｄ）段ににあるベクトル成分部分の
ビット列が生成されるとともに、ビット位置変更回路５
にある最上位の制御ライン１４が選択されて、前記選択
反転回路２によって得られたビット列から前記（２１）
式の（ｄ）段に示すビット列が生成され、これが加算回
路７に供給される。そして、この加算回路７の加算器１
９によって選択スイッチ１８で選択されているレジスタ
２０内の値（前回までの累積加算結果）と前記ビット位
置変更回路５から出力される今回のビット列とが加算さ
れ、この加算動作によって得られたビット列（累積加算
結果）が再びレジスタ２０に記憶される。
【００３７】《４サイクル目》次いで、図１３に示す如
く入力端子８からベクトルＢの各ビット値が入力される
と、各選択スイッチ１０の切り換えが行われて前記入力
端子８に入力されている前記ベクトルＢの各ビット値か
ら前記（２１）式の（ｅ）段にあるベクトル成分部分の
ビット列が生成されるとともに、ビット位置変更回路５
にある最下位の制御ラインが選択されて、前記選択反転
回路２によって得られたビット列から前記（２１）式の
（ｅ）段に示すビット列が生成され、これが加算回路７
に供給される。そして、この加算回路７の加算器１９に
よって選択スイッチ１８で選択されているレジスタ２０
内の値（前回までの累積加算結果）と、前記ビット位置
変更回路５から出力される今回のビット列とが加算さ
れ、この加算動作によって得られたビット列（累積加算
結果）が再びレジスタ２０に記憶される。
く入力端子８からベクトルＢの各ビット値が入力される
と、各選択スイッチ１０の切り換えが行われて前記入力
端子８に入力されている前記ベクトルＢの各ビット値か
ら前記（２１）式の（ｅ）段にあるベクトル成分部分の
ビット列が生成されるとともに、ビット位置変更回路５
にある最下位の制御ラインが選択されて、前記選択反転
回路２によって得られたビット列から前記（２１）式の
（ｅ）段に示すビット列が生成され、これが加算回路７
に供給される。そして、この加算回路７の加算器１９に
よって選択スイッチ１８で選択されているレジスタ２０
内の値（前回までの累積加算結果）と、前記ビット位置
変更回路５から出力される今回のビット列とが加算さ
れ、この加算動作によって得られたビット列（累積加算
結果）が再びレジスタ２０に記憶される。
【００３８】《５サイクル目》次いで、図１４に示す如
く各選択スイッチ１０の切り換えが行われて、前記入力
端子８に入力されている前記ベクトルＢの各ビット値か
ら前記（２１）式の（ｆ）段にあるベクトル成分部分の
ビット列が生成されるとともに、ビット位置変更回路５
にある上位から２つ目の制御ライン１４が選択されて、
前記選択反転回路２によって得られたビット列から前記
（２１）式に示すビット列が生成され、これが加算回路
７に供給される。そして、この加算回路７の加算器１９
によって選択スイッチ１８で選択されているレジスタ２
０内の値（前回までの累積加算結果）と、前記ビット位
置変更回路５から出力される今回のビット列とが加算さ
れてこの加算動作によって得られたビット列（累積加算
結果）が前記（２１）式の演算結果として出力される。
く各選択スイッチ１０の切り換えが行われて、前記入力
端子８に入力されている前記ベクトルＢの各ビット値か
ら前記（２１）式の（ｆ）段にあるベクトル成分部分の
ビット列が生成されるとともに、ビット位置変更回路５
にある上位から２つ目の制御ライン１４が選択されて、
前記選択反転回路２によって得られたビット列から前記
（２１）式に示すビット列が生成され、これが加算回路
７に供給される。そして、この加算回路７の加算器１９
によって選択スイッチ１８で選択されているレジスタ２
０内の値（前回までの累積加算結果）と、前記ビット位
置変更回路５から出力される今回のビット列とが加算さ
れてこの加算動作によって得られたビット列（累積加算
結果）が前記（２１）式の演算結果として出力される。
【００３９】このように、この実施例においては、前記
（２１）式を演算することによって、前記（１）式の演
算結果を得るようにしているので、強力なバッファや下
位側ビットの制御回路等を不要にして回路規模を小さく
することができるとともに、係数Ｃ0、Ｃ1の値に応じて
特定の値を初期設定値として設定するだけで前記係数Ｃ
0、Ｃ1を用いた内積演算を高速で実行することができ
る。
（２１）式を演算することによって、前記（１）式の演
算結果を得るようにしているので、強力なバッファや下
位側ビットの制御回路等を不要にして回路規模を小さく
することができるとともに、係数Ｃ0、Ｃ1の値に応じて
特定の値を初期設定値として設定するだけで前記係数Ｃ
0、Ｃ1を用いた内積演算を高速で実行することができ
る。
【００４０】図１５は本発明による内積演算回路の第３
実施例を示すブロック図である。この図に示す内積演算
回路は２つの内積演算回路１ｂ、１ｃと、１つのレジス
タ２５とを備えており、一方の内積演算回路１ｂで初期
設定値とベクトルＡとに基づいて前記（１７）式の
（ａ）段〜（ｄ）段の累積加算演算（または、前記（２
１）式の（ａ）段〜（ｄ）段の累積加算演算）を行なっ
た後、この実行結果をレジスタ２５を介して他方の内積
演算回路１ｃに供給し、この内積演算回路１ｃによって
前記レジスタ２５を介して供給される前記内積演算回路
１ｂの演算結果とベクトルＢとに基づいて前記（１７）
式の（ｅ）段、（ｆ）の累積加算演算（または、前記
（２１）式の（ｅ）段、（ｆ）の累積加算演算）を行な
って前記（１７）式に示す演算結果（または前記（２
１）式に示す演算結果）を求める。
実施例を示すブロック図である。この図に示す内積演算
回路は２つの内積演算回路１ｂ、１ｃと、１つのレジス
タ２５とを備えており、一方の内積演算回路１ｂで初期
設定値とベクトルＡとに基づいて前記（１７）式の
（ａ）段〜（ｄ）段の累積加算演算（または、前記（２
１）式の（ａ）段〜（ｄ）段の累積加算演算）を行なっ
た後、この実行結果をレジスタ２５を介して他方の内積
演算回路１ｃに供給し、この内積演算回路１ｃによって
前記レジスタ２５を介して供給される前記内積演算回路
１ｂの演算結果とベクトルＢとに基づいて前記（１７）
式の（ｅ）段、（ｆ）の累積加算演算（または、前記
（２１）式の（ｅ）段、（ｆ）の累積加算演算）を行な
って前記（１７）式に示す演算結果（または前記（２
１）式に示す演算結果）を求める。
【００４１】一方の内積演算回路１ｂは図１に示す内積
演算回路１（または、図８に示す内積演算回路１ａ）に
よって構成されており、初期設定値とベクトルＡとに基
づいて前記（１７）式の（ａ）段〜（ｄ）段の累積加算
演算（または、前記（２１）式の（ａ）段〜（ｄ）段の
累積加算演算）を行ない、この演算結果をレジスタ２５
に供給する。
演算回路１（または、図８に示す内積演算回路１ａ）に
よって構成されており、初期設定値とベクトルＡとに基
づいて前記（１７）式の（ａ）段〜（ｄ）段の累積加算
演算（または、前記（２１）式の（ａ）段〜（ｄ）段の
累積加算演算）を行ない、この演算結果をレジスタ２５
に供給する。
【００４２】レジスタ２５は前記内積演算回路１ｂから
出力される演算結果を取り込んで、これを一時的に記憶
した後、他方の内積演算回路１ｃに供給する。内積演算
回路１ｃは前記内積演算回路１ｂと同様に図１に示す内
積演算回路１（または、図８に示す内積演算回路１ａ）
によって構成されており、前記レジスタ２５から出力さ
れる前記内積演算回路１ｂの演算結果とベクトルＢとに
基づいて前記（１７）式の（ｅ）段、（ｆ）の累積加算
演算（または、前記（２１）式の（ｅ）段、（ｆ）の累
積加算演算）を行なって前記（１７）式に示す演算結果
（または前記（２１）式に示す演算結果）を求める。
出力される演算結果を取り込んで、これを一時的に記憶
した後、他方の内積演算回路１ｃに供給する。内積演算
回路１ｃは前記内積演算回路１ｂと同様に図１に示す内
積演算回路１（または、図８に示す内積演算回路１ａ）
によって構成されており、前記レジスタ２５から出力さ
れる前記内積演算回路１ｂの演算結果とベクトルＢとに
基づいて前記（１７）式の（ｅ）段、（ｆ）の累積加算
演算（または、前記（２１）式の（ｅ）段、（ｆ）の累
積加算演算）を行なって前記（１７）式に示す演算結果
（または前記（２１）式に示す演算結果）を求める。
【００４３】このようにこの実施例においては、一方の
内積演算回路１ｂによって初期設定値とベクトルＡとの
演算を行ない、他方の内積演算回路１ｃによって前記内
積演算回路１ｂの演算結果とベクトルＢとの演算を行な
うようにしたので、ベクトルＡを一方の内積演算回路１
ｂにセットし、ベクトルＢを他方の内積演算回路１ｃに
セットするだけで、前記（１７）式に示す演算（また
は、前記（２１）式に示す演算）を行なうことができ、
これによって強力なバッファや下位側ビットの制御回路
等を不要にして回路規模を小さくすることができるとと
もに、係数Ｃ0、Ｃ1の値に応じて特定の値を初期設定値
として設定するだけで前記係数Ｃ0、Ｃ1を用いた内積演
算を高速で実行することができる。
内積演算回路１ｂによって初期設定値とベクトルＡとの
演算を行ない、他方の内積演算回路１ｃによって前記内
積演算回路１ｂの演算結果とベクトルＢとの演算を行な
うようにしたので、ベクトルＡを一方の内積演算回路１
ｂにセットし、ベクトルＢを他方の内積演算回路１ｃに
セットするだけで、前記（１７）式に示す演算（また
は、前記（２１）式に示す演算）を行なうことができ、
これによって強力なバッファや下位側ビットの制御回路
等を不要にして回路規模を小さくすることができるとと
もに、係数Ｃ0、Ｃ1の値に応じて特定の値を初期設定値
として設定するだけで前記係数Ｃ0、Ｃ1を用いた内積演
算を高速で実行することができる。
【００４４】図１６は本発明による内積演算回路の第４
実施例を示すブロック図である。この図に示す内積演算
回路は２つの内積演算回路１ｄ、１ｅと、１つの加算器
２６とを備えており、一方の内積演算回路１ｄで初期設
定値とベクトルＡとに基づいて前記（１７）式の（ａ）
段〜（ｄ）段の累積加算演算（または、前記（２１）式
の（ａ）段〜（ｄ）段の累積加算演算）を行なうととも
に、他方の内積演算回路１ｅによって予めセットされて
いる値“０”とベクトルＢとに基づいて前記（１７）式
の（ｅ）段、（ｆ）の累積加算演算（または、前記（２
１）式の（ｅ）段、（ｆ）の累積加算演算）を行なった
後、加算器２６によって前記各内積演算回路１ｄ、１ｅ
の累積加算結果を加算して前記（１７）式に示す演算結
果（または前記（２１）式に示す演算結果）を求める。
実施例を示すブロック図である。この図に示す内積演算
回路は２つの内積演算回路１ｄ、１ｅと、１つの加算器
２６とを備えており、一方の内積演算回路１ｄで初期設
定値とベクトルＡとに基づいて前記（１７）式の（ａ）
段〜（ｄ）段の累積加算演算（または、前記（２１）式
の（ａ）段〜（ｄ）段の累積加算演算）を行なうととも
に、他方の内積演算回路１ｅによって予めセットされて
いる値“０”とベクトルＢとに基づいて前記（１７）式
の（ｅ）段、（ｆ）の累積加算演算（または、前記（２
１）式の（ｅ）段、（ｆ）の累積加算演算）を行なった
後、加算器２６によって前記各内積演算回路１ｄ、１ｅ
の累積加算結果を加算して前記（１７）式に示す演算結
果（または前記（２１）式に示す演算結果）を求める。
【００４５】一方の内積演算回路１ｄは図１に示す内積
演算回路１（または、図８に示す内積演算回路１ａ）に
よって構成されており、初期設定値とベクトルＡとに基
づいて前記（１７）式の（ａ）段〜（ｄ）段の累積加算
演算（または、前記（２１）式の（ａ）段〜（ｄ）段の
累積加算演算）を行ない、この演算結果を加算器２６に
供給する。
演算回路１（または、図８に示す内積演算回路１ａ）に
よって構成されており、初期設定値とベクトルＡとに基
づいて前記（１７）式の（ａ）段〜（ｄ）段の累積加算
演算（または、前記（２１）式の（ａ）段〜（ｄ）段の
累積加算演算）を行ない、この演算結果を加算器２６に
供給する。
【００４６】また、他方の内積演算回路１ｅは前記内積
演算回路１ｄと同様に図１に示す内積演算回路１（また
は、図８に示す内積演算回路１ａ）によって構成されて
おり、初期設定としてセットされている値“０”とベク
トルＢとに基づいて前記（１７）式の（ｅ）段、（ｆ）
の累積加算演算（または、前記（２１）式の（ｅ）段、
（ｆ）の累積加算演算）を行ない、この演算結果を前記
加算器２６に供給する。加算器２６は前記各内積演算回
路１ｄ、１ｅから出力される各累積加算結果を加算して
前記（１７）式に示す演算結果（または、前記（２１）
式に示す演算結果）を求め、これを出力する。
演算回路１ｄと同様に図１に示す内積演算回路１（また
は、図８に示す内積演算回路１ａ）によって構成されて
おり、初期設定としてセットされている値“０”とベク
トルＢとに基づいて前記（１７）式の（ｅ）段、（ｆ）
の累積加算演算（または、前記（２１）式の（ｅ）段、
（ｆ）の累積加算演算）を行ない、この演算結果を前記
加算器２６に供給する。加算器２６は前記各内積演算回
路１ｄ、１ｅから出力される各累積加算結果を加算して
前記（１７）式に示す演算結果（または、前記（２１）
式に示す演算結果）を求め、これを出力する。
【００４７】このようにこの実施例においては、一方の
内積演算回路１ｄによって初期設定値とベクトルＡとの
演算を行ない、他方の内積演算回路１ｅによって予め設
定されている値“０”とベクトルＢとの演算を行なうよ
うにしたので、ベクトルＡを一方の内積演算回路１ｄに
セットし、ベクトルＢを他方の内積演算回路１ｅにセッ
トするだけで、上述した各実施例よりも少ないサイクル
数で前記（１７）式に示す演算（または、前記（２１）
式に示す演算）を行なうことができ、これによって強力
なバッファや下位側ビットの制御回路等を不要にして回
路規模を小さくすることができるとともに、係数の値に
応じて特定の値を初期設定値として設定するだけで前記
係数を用いた内積演算を高速で実行することができる。
内積演算回路１ｄによって初期設定値とベクトルＡとの
演算を行ない、他方の内積演算回路１ｅによって予め設
定されている値“０”とベクトルＢとの演算を行なうよ
うにしたので、ベクトルＡを一方の内積演算回路１ｄに
セットし、ベクトルＢを他方の内積演算回路１ｅにセッ
トするだけで、上述した各実施例よりも少ないサイクル
数で前記（１７）式に示す演算（または、前記（２１）
式に示す演算）を行なうことができ、これによって強力
なバッファや下位側ビットの制御回路等を不要にして回
路規模を小さくすることができるとともに、係数の値に
応じて特定の値を初期設定値として設定するだけで前記
係数を用いた内積演算を高速で実行することができる。
【００４８】また、上述した各実施例においては、前記
（１）式に示す各係数Ｃ0、Ｃ1に対応した内積演算回路
について説明しているが、これら係数Ｃ0、Ｃ1の値が他
の値のとき、同様な手順で初期設定値や各制御データを
求めてこれらのデータに基づいて係数制御回路３内の制
御テーブルに書き変えるとともに、加算回路７の初期設
定値の値を変更するだけで、係数Ｃ0、Ｃ1の値が他の値
のときでも、内積演算結果を求めることができる。ま
た、上述した各実施例においては、入力データ語長が４
ビットの２次内積演算に対して本発明を適用している
が、これに限らず、入力データ語長が４ビット以外の内
積演算や１次の内積演算や３次以上の内積演算に対して
本発明を適用しても良い。
（１）式に示す各係数Ｃ0、Ｃ1に対応した内積演算回路
について説明しているが、これら係数Ｃ0、Ｃ1の値が他
の値のとき、同様な手順で初期設定値や各制御データを
求めてこれらのデータに基づいて係数制御回路３内の制
御テーブルに書き変えるとともに、加算回路７の初期設
定値の値を変更するだけで、係数Ｃ0、Ｃ1の値が他の値
のときでも、内積演算結果を求めることができる。ま
た、上述した各実施例においては、入力データ語長が４
ビットの２次内積演算に対して本発明を適用している
が、これに限らず、入力データ語長が４ビット以外の内
積演算や１次の内積演算や３次以上の内積演算に対して
本発明を適用しても良い。
【００４９】
【発明の効果】以上、説明したように本発明によれば、
強力なバッファや下位側ビットの制御回路等を不要にし
て回路規模を小さくすることができるとともに、係数の
値に応じて特定の値を初期設定値として設定するだけで
前記係数を用いた内積演算を高速で実行することができ
る。
強力なバッファや下位側ビットの制御回路等を不要にし
て回路規模を小さくすることができるとともに、係数の
値に応じて特定の値を初期設定値として設定するだけで
前記係数を用いた内積演算を高速で実行することができ
る。
【図１】本発明による内積演算回路の第１実施例を示す
ブロック図である。
ブロック図である。
【図２】図１に示す選択スイッチの詳細な構成例を示す
回路図である。
回路図である。
【図３】図１に示す内積演算回路の動作例を示す１サイ
クル目の模式図である。
クル目の模式図である。
【図４】図１に示す内積演算回路の動作例を示す２サイ
クル目の模式図である。
クル目の模式図である。
【図５】図１に示す内積演算回路の動作例を示す３サイ
クル目の模式図である。
クル目の模式図である。
【図６】図１に示す内積演算回路の動作例を示す４サイ
クル目の模式図である。
クル目の模式図である。
【図７】図１に示す内積演算回路の動作例を示す５サイ
クル目の模式図である。
クル目の模式図である。
【図８】本発明による内積演算回路の第２実施例を示す
ブロック図である。
ブロック図である。
【図９】図８に示す選択スイッチの詳細な構成例を示す
回路図である。
回路図である。
【図１０】図８に示す内積演算回路の動作例を示す１サ
イクル目の模式図である。
イクル目の模式図である。
【図１１】図８に示す内積演算回路の動作例を示す２サ
イクル目の模式図である。
イクル目の模式図である。
【図１２】図８に示す内積演算回路の動作例を示す３サ
イクル目の模式図である。
イクル目の模式図である。
【図１３】図８に示す内積演算回路の動作例を示す４サ
イクル目の模式図である。
イクル目の模式図である。
【図１４】図８に示す内積演算回路の動作例を示す５サ
イクル目の模式図である。
イクル目の模式図である。
【図１５】本発明による内積演算回路の第３実施例を示
すブロック図である。
すブロック図である。
【図１６】本発明による内積演算回路の第４実施例を示
すブロック図である。
すブロック図である。
１ 内積演算回路 ２ 選択反転回路（選択反転部） ３ 係数制御回路 ４ プルアップ回路（ビット補充部） ５ ビット位置変更回路（ビット位置変更部） ６ 反転回路 ７ 加算回路（加算部）
Claims (1)
- 【請求項１】 １つもしくは複数のベクトルデータと１
つもしくは複数の係数とに基づいて内積演算を行なう内
積演算回路において、 前記各ベクトルデータの各ビットを選択的に反転させる
選択反転部と、 前記係数に対応して前記選択反転部で選択的にビット反
転されたベクトルデータの各ビット位置を変更するビッ
ト位置変更部と、 このビット位置変更部によってビット位置が変更された
ベクトルデータの空ビットに“１”または“０”を与え
るビット補充部と、 前記係数に対応して設定されている初期設定値と前記ビ
ット補充部で空ビットに“１”または“０”が補充され
たベクトルデータとを累積加算する加算部と、 を備えたことを特徴とする内積演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261403A JPH0573604A (ja) | 1991-09-13 | 1991-09-13 | 内積演算回路 |
| US07/942,410 US5285405A (en) | 1991-09-13 | 1992-09-09 | Inner product calculating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261403A JPH0573604A (ja) | 1991-09-13 | 1991-09-13 | 内積演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573604A true JPH0573604A (ja) | 1993-03-26 |
Family
ID=17361388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261403A Pending JPH0573604A (ja) | 1991-09-13 | 1991-09-13 | 内積演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5285405A (ja) |
| JP (1) | JPH0573604A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230132254A1 (en) * | 2013-08-08 | 2023-04-27 | Movidius Limited | Variable-length instruction buffer management |
| US11768689B2 (en) | 2013-08-08 | 2023-09-26 | Movidius Limited | Apparatus, systems, and methods for low power computational imaging |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2108736B (en) * | 1981-10-27 | 1984-12-12 | Standard Telephones Cables Ltd | Sum of products multiplier |
| US4495593A (en) * | 1982-07-01 | 1985-01-22 | Hewlett-Packard Company | Multiple bit encoding technique for combinational multipliers |
| US4736335A (en) * | 1984-11-13 | 1988-04-05 | Zoran Corporation | Multiplier-accumulator circuit using latched sums and carries |
| US4868778A (en) * | 1987-05-19 | 1989-09-19 | Harris Corporation | Speed enhancement for multipliers using minimal path algorithm |
| US4958312A (en) * | 1987-11-09 | 1990-09-18 | Lsi Logic Corporation | Digital multiplier circuit and a digital multiplier-accumulator circuit which preloads and accumulates subresults |
-
1991
- 1991-09-13 JP JP3261403A patent/JPH0573604A/ja active Pending
-
1992
- 1992-09-09 US US07/942,410 patent/US5285405A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5285405A (en) | 1994-02-08 |
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