JPH0574199A

JPH0574199A - 試験データ作成装置及び試験データ作成方法

Info

Publication number: JPH0574199A
Application number: JP3238318A
Authority: JP
Inventors: Koji Takeyama; 広治竹山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-09-18
Filing date: 1991-09-18
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】本発明は試験データ作成装置に関し、読出し
専用記憶素子や随時読出し／書込み可能な記憶素子のモ
デルの工夫をし、論理シミュレーションを用いて該記憶
素子を含む被検査対象の周辺回路の試験をする試験デー
タの自動作成をすることを目的とする。【構成】被検査対象１６の試験データＤOUT の作成に
係る各種データＤIN，Ｄ１，Ｄ２，Ｄ３，ＤOUT を記憶
する記憶手段１１と、前記被検査対象１６の試験データ
ＤOUT を生成するデータ作成手段１２と、前記被検査対
象１６の信号入出力に係る付加手段１３を接続するデー
タ処理手段１４と、前記記憶手段１１，データ作成手段
１２及びデータ処理手段１４の入出力を制御する制御手
段１５とを具備し、前記制御手段１５が読出し専用記憶
素子ＲＯＭ又は随時読出し／書込み可能な記憶素子ＲＡ
Ｍを含む被検査対象１６に設定された仮定故障に基づい
て試験データＤOUT の作成制御をすることを含み構成す
る。

Description

【発明の詳細な説明】

【０００１】〔目次〕産業上の利用分野従来の技術（図11，12）発明が解決しようとする課題課題を解決するための手段（図１〜３）作用実施例（１）第１の実施例の説明（図４〜７）（２）第２の実施例の説明（図８〜10）発明の効果

【０００２】

【産業上の利用分野】本発明は、試験データ作成装置及
び試験データ作成方法に関するものであり、更に詳しく
言えば、読出し専用記憶素子（ＲＯＭ）や随時読出し／
書込み可能な記憶素子（ＲＡＭ）が混在する半導体集積
回路に係る試験データを作成する装置及びその方法に関
するものである。

【０００３】近年、半導体集積回路（以下単にＬＳＩと
いう）装置の超高集積化，超高密度化に伴いＬＳＩ設計
分野では、新規開発ＬＳＩ装置の論理故障検査をする試
験データの自動作成をする論理シミュレーション装置が
使用されている。

【０００４】これによれば、記憶素子を含まない組合わ
せ回路を対象とした被検査対象に仮定故障部分が設定さ
れ、その後、該回路に付加回路が接続されて仮定故障を
設定したテストパターン生成回路に被試験データが供給
され、これに基づいて試験データが自動作成されてい
る。しかし、被検査対象には記憶素子を含まない組合わ
せ回路を対象としている。

【０００５】このため、論理故障処理をするシミュレー
ションモデルの開発が困難な読出し専用記憶素子やデー
タの書込み／読出し処理を論理シミュレーション上にお
いて、連続的に模擬させることが困難な随時読出し／書
込み可能な記憶素子等を含む被検査対象の周辺回路の試
験をする試験データを作成することができない。

【０００６】そこで、読出し専用記憶素子や随時読出し
／書込み可能な記憶素子のモデルの工夫をし、論理シミ
ュレーションを用いて該記憶素子を含む被検査対象の周
辺回路の試験をする試験データの自動作成をすることが
できる装置及び方法が望まれている。

【０００７】

【従来の技術】図11，12は、従来例に係る説明図であ
る。図11は、従来例に係る試験データ作成方法の説明図
であり、図12（ａ）〜（ｃ）は、その補足説明図をそれ
ぞれ示している。

【０００８】例えば、図12（ａ）に示すような記憶素子
を含まない組合わせ回路を対象とする被検査対象４の試
験データＤOUT の自動作成をする論理シミュレーション
装置は、図11において、メモリ部１，データ処理補助エ
ディタ２及びＣＰＵ（中央演算処理装置）３から成る。

【０００９】当該装置の機能は、半導体集積回路装置の
論理故障検査をする試験データＤOUT を作成する場合、
例えば、ＣＰＵ３の制御フローチャートに示すように、
まず、ステップＰ１で被検査対象４の入力処理をして、
仮定故障部分を設定する。この際に、メモリ部１からデ
ータ処理補助エディタ２及びＣＰＵ３を介してＬＳＩ回
路データＤ１が読み出され、例えば、被検査対象４の二
入力論理和回路の入力部分に仮定故障部分が設定され
る。

【００１０】次に、ステップＰ２で仮定故障部分が設定
された被検査対象４に付加回路を接続してテストパター
ン生成回路６の作成処理をする。この際に、データ処理
補助エディタ２を介して故障挿入器５Ａにより仮定故障
が被検査対象４の仮定故障部分に設定され、該被検査対
象４の入力部分に入力探索器５Ｂが接続される。さら
に、被検査対象４の出力部分に出力検査器５Ｃが接続さ
れ、故障挿入器５Ａ，入力探索器５Ｂ及び出力検査器５
Ｃに同期制御器５Ｄが接続される。

【００１１】次いで、ステップＰ３で仮定故障が設定さ
れたテストパターン生成回路６に被試験データＤINの供
給処理をする。この際に、メモリ部１からデータ処理補
助エディタ２及びＣＰＵ３を介して被試験データＤINが
読み出され、テストパターン生成回路６の入力探索器５
Ｂに供給され、該データＤINがテストパターン生成回路
６に入力される。

【００１２】その後、ステップＰ４で被検査対象１５の
仮定故障の有無の検出処理に基づいて試験データＤOUT
の作成処理をする。この際に、テストパターン生成回路
６から仮定故障の影響を受けた結果データが出力検査器
５Ｃに出力され、該結果データがデータ処理補助エディ
タ２によりデータ処理され、それが試験データＤOUTと
して出力される。

【００１３】これにより、ＬＳＩ回路データＤINに基づ
いて記憶素子を含まない組合わせ回路の周辺回路を試験
する試験データＤOUT が自動作成される。なお、この論
理シミュレーション装置を用いた方法により、汎用大型
計算機上のソフトウエアに依存するテストパターン生成
システムに比べて、その１０倍以上の高速化が図れられ
ている。

【００１４】

【発明が解決しようとする課題】ところで、従来例の論
理シミュレーション装置を用いた試験データＤOUT の自
動作成方法によれば、ＣＰＵ３がステップＰ１で記憶素
子を含まない組合わせ回路を対象とした被検査対象４の
入力処理をして、それに仮定故障部分を設定し、ステッ
プＰ２で被検査対象４に付加回路を接続し、ステップＰ
３で仮定故障が設定されたテストパターン生成回路６に
被試験データＤINの供給処理をしている。

【００１５】このため、読出し専用記憶素子（以下単に
ＲＯＭともいう）や随時読出し／書込み可能な記憶素子
（以下単にＲＡＭともいう）を含む被検査対象４の周辺
回路の試験をする試験データＤOUT の作成をすることが
できない。

【００１６】これは、一般に論理故障処理が可能なＲＯ
Ｍモデルの開発が困難なこと、及び、データの書込み／
読出し処理を行うＲＡＭの連続動作を論理シミュレーシ
ョン上において、それをどのように模擬するかが困難で
あることによる。ここで、ＲＯＭモデルの論理故障処理
とは、ＲＯＭに入力する信号に故障が関与している場合
に、その故障入力値によるＲＯＭの出力値と、故障が存
在しない正常入力値によるＲＯＭの出力値とでは、論理
故障出力値が異なることをいう。このことで、該論理故
障出力値を伝幡する機能がＲＯＭモデルに必要となる。

【００１７】例えば、ＲＯＭのモデルの一案として、正
常入力値に対するＲＯＭパターン（０又は１であるＲＯ
Ｍの内容）に基づいて、その故障入力値に対するＲＯＭ
パターンを作成して、該故障入力値に対する故障出力値
を出力するモデルの作成方法が考えられる。

【００１８】しかし、各品種のＲＯＭ毎に故障入力値に
対するＲＯＭパターンを作成しなければならずデータ処
理が煩雑となる恐れがある。また、ＲＡＭにデータの書
込み処理を行い、次に、ＲＡＭからそのデータの読み出
し処理を連続して行う場合に、２回の処理動作が論理シ
ミュレーション上において必要となり、それが等価にな
らず、例えば、書込み時の試験パターンと読出し時の試
験パターンとを同時生成することができない。

【００１９】このことから、ＲＯＭ入りテストパターン
生成回路やＲＡＭ入りテストパターン生成回路のテスト
パターンを自動生成することが困難となる。これによ
り、論理故障処理が可能なＲＯＭのモデルに対する回路
データの大幅な変更が余儀無くされ、テストパターン作
成の所要時間が大幅に増加をするという問題を生ずる。

【００２０】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、読出し専用記憶素子や随時読出し
／書込み可能な記憶素子のモデルの工夫をし、論理シミ
ュレーションを用いて該記憶素子を含む被検査対象の周
辺回路の試験をする試験データの自動作成をすることが
可能となる試験データ作成装置及び試験データ作成方法
の提供を目的とする。

【００２１】

【課題を解決するための手段】図１は、本発明に係る試
験データ作成装置の原理図であり、図２（ａ）〜（ｃ）
は、本発明に係る試験データ作成方法の原理図（その
１）であり、図３（ａ）〜（ｃ）は、本発明に係る試験
データ作成方法の原理図（その２）をそれぞれ示してい
る。

【００２２】本発明の試験データ作成装置は、図１に示
すように、半導体集積回路装置の被検査対象１６の論理
故障検査をする試験データＤOUT の自動作成をする装置
であって、少なくとも、前記被検査対象１６の試験デー
タＤOUT の作成に係る各種データＤIN，Ｄ１，Ｄ２，Ｄ
３，ＤOUT を記憶する記憶手段１１と、前記被検査対象
１６の試験データＤOUT を生成するデータ作成手段１２
と、前記被検査対象１６の信号入出力に係る付加手段１
３を接続するデータ処理手段１４と、前記記憶手段１
１，データ作成手段１２及びデータ処理手段１４の入出
力を制御する制御手段１５とを具備し、前記制御手段１
５が読出し専用記憶素子ＲＯＭ又は随時読出し／書込み
可能な記憶素子ＲＡＭを含む被検査対象１６に設定され
た仮定故障に基づいて試験データＤOUT の作成制御をす
ることを特徴とする。

【００２３】なお、前記試験データ作成装置において、
前記制御手段１５が随時読出し／書込み可能な記憶素子
ＲＡＭを２つの記憶素子ＲAM１，ＲAM２に展開をして該
２つの記憶素子ＲAM１，ＲAM２間に信号通過線ＧＬの接
続制御をすることを特徴とする（図２（ａ）参照）。

【００２４】また、前記試験データ作成装置において、
前記制御手段１５が２つの記憶素子ＲAM１，ＲAM２に指
定されたアドレス値ＡDDの有効性を判定するアドレス条
件判定手段13Ｅの接続制御をすることを特徴とする（図
２（ｂ）参照）。

【００２５】さらに、前記試験データ作成装置におい
て、前記制御手段１５が被試験データＤINの正常値を入
力する第１の入力手段12Ａと、前記被試験データＤINの
故障値を入力する第２の入力手段12Ｂと、前記被試験デ
ータＤINの正常値を記憶する第１の記憶素子ＲOM１と、
前記被試験データＤINの故障値を記憶する第２の記憶素
子ＲOM２と、前記被試験データの正常値又は故障値を出
力する出力手段12Ｃとに前記読出し専用記憶素子ＲＯＭ
の変換制御をすることを特徴とする（図３（ａ）参
照）。

【００２６】また、前記試験データ作成装置において、
前記制御手段１５が被検査対象１６の任意の仮定故障発
生部分に仮定故障を挿入する仮定故障挿入手段13Ａと、
前記被試験データＤINを供給する入力手段13Ｂと、前記
仮定故障の有無を検出する出力手段13Ｃと、前記仮定故
障挿入手段13Ａ，入力手段13Ｂ及び出力手段13Ｃの入出
力を制御する同期制御手段13Ｄとの接続制御をすること
を特徴とする（図２（ｂ），図３（ｂ）参照）。

【００２７】なお、前記試験データ作成装置において、
前記記憶手段１１，データ作成手段１２，データ処理手
段１４及び制御手段１５の入出力を補助するデータ入出
力手段１７が設けられることを特徴とする（図１参
照）。

【００２８】また、本発明の第１の試験データ作成方法
は、半導体集積回路装置の論理故障検査をする試験デー
タＤOUT の自動作成をする方法であって、少なくとも、
図２（ｃ）のフローチャートに示すように、まず、ステ
ップＰ１で前記被検査対象１６に含まれた随時読出し／
書込み可能な記憶素子ＲＡＭの内部展開処理をし、次
に、ステップＰ２で前記内部展開処理された記憶素子Ｒ
ＡＭを含む被検査対象１６の任意の仮定故障発生部分に
仮定故障の設定処理をし、次いで、ステップＰ３で前記
仮定故障が設定された被検査対象１６に被試験データＤ
INの供給処理をし、その後、ステップＰ４で前記被検査
対象１６の仮定故障の有無の検出処理に基づいて試験デ
ータＤOUT の作成処理をすることを特徴とする（図２
（ｂ）参照）。

【００２９】なお、前記第１の試験データ作成方法にお
いて、前記内部展開処理は、被検査対象１６に含まれた
随時読出し／書込み可能な記憶素子ＲＡＭを２つの記憶
素子ＲAM１，ＲAM２に展開処理をし、前記展開処理され
た２つの記憶素子ＲAM１，ＲAM２間に信号通過線ＧＬの
接続処理をすることを特徴とする（図２（ａ）参照）。

【００３０】また、前記第１の試験データ作成方法にお
いて、前記被検査対象１６の被試験データＤINの供給処
理及び仮定故障の有無の検出処理は、２つの記憶素子Ｒ
AM１，ＲAM２に指定された同一アドレス値ＡDDに基づい
て行われることを特徴とする。

【００３１】さらに、前記第１の試験データ作成方法に
おいて、前記仮定故障発生部分には、２つの記憶素子Ｒ
AM１，ＲAM２に対して、常に、仮定故障が同時に発生す
る周辺位置を選択することを特徴とする。

【００３２】また、前記第１の試験データ作成方法にお
いて、図２（ｃ）のフローチャートのステップＰ4Aで前
記仮定故障の有無の検出処理には、２つの記憶素子ＲAM
１，ＲAM２に指定されたアドレス値ＡDDの有効性の判定
処理が含まれることを特徴とする。

【００３３】さらに、本発明の第２の試験データ作成方
法は、半導体集積回路装置の論理故障検査をする試験デ
ータＤOUT の自動作成をする方法であって、少なくと
も、図３（ｃ）のフローチャートに示すように、まず、
ステップＰ１で前記被検査対象１６に含まれる読出し専
用の記憶素子ＲＯＭの内部変換処理（図３（ａ）参照）
をし、次に、ステップＰ２で前記内部変換処理された記
憶素子ＲＯＭを含む被検査対象１６の任意の仮定故障発
生部分に仮定故障の設定処理をし、次いで、ステップＰ
３で前記仮定故障が設定された被検査対象１６に被試験
データＤINの供給処理をし、その後、ステップＰ４で前
記被検査対象１５の仮定故障の有無の検出処理に基づい
て試験データＤOUT の作成処理をすることを特徴とする
（図３（ｂ）参照）。

【００３４】なお、前記第２の試験データ作成方法にお
いて、図３（ｃ）のフローチャートのステップＰ4Aで前
記内部変換処理された記憶素子ＲＯＭでは、被試験デー
タＤINを正常値と故障値とに分離処理をし、その後、ス
テップＰ4Bで前記分離処理に基づいて被試験データＤIN
の正常値の記憶処理と前記被試験データＤINの故障値の
記憶処理とをすることを特徴とし、上記目的を達成す
る。

【００３５】

【作用】本発明の試験データ作成装置によれば、記憶手
段１１，データ作成手段１２，データ処理手段１４，制
御手段１５及びデータ入出力手段１７が具備され、該制
御手段１５が読出し専用記憶素子ＲＯＭ又は随時読出し
／書込み可能な記憶素子ＲＡＭを含む被検査対象１６に
設定された仮定故障に基づいて試験データＤOUTの作成
制御をしている。

【００３６】例えば、データ入出力手段１７を介して随
時読出し／書込み可能な記憶素子ＲＡＭを含む被検査対
象１６に係るＬＳＩ回路データＤ１が記憶手段１１から
読み出されると、制御手段１５により該記憶素子ＲＡＭ
が２つの記憶素子ＲAM１，ＲAM２に展開されて該２つの
記憶素子ＲAM１，ＲAM２間に信号通過線ＧＬが接続され
る（図２（ａ）参照）。

【００３７】また、被検査対象１６の信号入出力に係る
付加手段１３が制御手段１５を介して、データ処理手段
１４により接続される。この際に、記憶手段１１から付
加回路データＤ２が読み出され、付加手段１３として被
検査対象１６に仮定故障挿入手段13Ａ，入力手段13Ｂ，
出力手段13Ｃ及び同期制御手段13Ｄが制御手段１５によ
り接続される（図２（ｂ）参照）。

【００３８】なお、被検査対象１６の任意の仮定故障発
生部分に仮定故障が仮定故障挿入手段13Ａを介して挿入
され、また、制御手段１５により、例えば、同期制御手
段12Ｄにアドレス条件判定手段13Ｅが接続される（図２
（ｂ）参照）。

【００３９】このため、被検査対象１６の試験データＤ
OUT がデータ作成手段１２により自動生成される。例え
ば、仮定故障が設定された被検査対象１６の入力手段13
Ｂに被試験データＤINが制御手段１５及び同期制御手段
13Ｄを介して供給されると、該被検査対象１６の仮定故
障の有無が出力手段13Ｃにより検出される。この際に、
２つの記憶素子ＲAM１，ＲAM２に指定されたアドレス値
ＡDDの有効性が判定される。

【００４０】これにより、随時読出し／書込み可能な記
憶素子ＲＡＭを含む被検査対象１６に設定された仮定故
障に基づいてデータ作成手段１２により試験データＤOU
T を自動作成することが可能となる。なお、試験データ
ＤOUT が場合によって、記憶手段１１に格納される（本
発明の第１の試験データ作成処理，図２参照）。

【００４１】さらに、読出し専用記憶素子ＲＯＭを含む
被検査対象１６に係るＬＳＩ回路データＤ１が記憶手段
１１から読み出されると、該記憶素子ＲＯＭが制御手段
１５により、第１，第２の入力手段12Ａ，12Ｂ，第１，
第２の記憶素子ＲOM１，ＲOM２及び出力手段12Ｃに変換
される（図３（ａ）参照）。

【００４２】また、被検査対象１６の信号入出力に係る
付加手段１３が制御手段１５を介して、データ処理手段
１４により接続される。この際に、記憶手段１１から付
加回路データＤ２が読み出され、付加手段１３として被
検査対象１６に仮定故障挿入手段13Ａ，入力手段13Ｂ，
出力手段13Ｃ及び同期制御手段13Ｄが制御手段１５，デ
ータ処理手段１４を介して接続される（図３（ｂ）参
照）。

【００４３】なお、被検査対象１６の任意の仮定故障発
生部分に仮定故障が仮定故障挿入手段13Ａを介して挿入
される（図３（ｂ）参照）。このため、被検査対象１６
の試験データＤOUT がデータ作成手段１２により自動生
成される。例えば、仮定故障が設定された被検査対象１
６の入力手段13Ｂに被試験データＤINが制御手段１５及
び同期制御手段13Ｄを介して供給されると、該被検査対
象１６の仮定故障の有無が出力手段13Ｃにより検出され
る。

【００４４】この際に、被試験データＤINの正常値が第
１の入力手段12Ａに、その故障値が第２の入力手段12Ｂ
にそれぞれに入力されると、両者の値が第１，第２の記
憶素子ＲOM１，ＲOM２にそれぞれ記憶され、その結果、
被試験データＤINの正常値又は故障値が出力手段12Ｃか
ら出力手段13Ｃに出力される。

【００４５】これにより、読出し専用記憶素子ＲＯＭを
含む被検査対象１６に設定された仮定故障に基づいてデ
ータ作成手段１２により試験データＤOUT を自動作成す
ることが可能となる。なお、試験データＤOUT が場合に
よって、記憶手段１１に格納される（本発明の第２の試
験データ作成処理，図３参照）。

【００４６】また、本発明の第１の試験データ作成方法
によれば、図２（ｃ）のフローチャートに示すように、
ステップＰ２で随時読出し／書込み可能な記憶素子ＲＡ
Ｍを内部展開処理した被検査対象１６の任意の仮定故障
発生部分に、仮定故障が設定処理され、次いで、ステッ
プＰ３で仮定故障を設定した被検査対象１６に被試験デ
ータＤINが供給処理される。

【００４７】例えば、被検査対象１６に含まれた随時読
出し／書込み可能な記憶素子ＲＡＭが２時刻に時間展開
され、その展開処理された２つの記憶素子ＲAM１，ＲAM
２間に信号通過線ＧＬが接続処理される（以下ＲＡＭ展
開回路ともいう）。

【００４８】このため、全体として１つの回路データと
して再構成されたＲＡＭ展開回路に指定された同一アド
レス値ＡDDに基づいて被検査対象１６の被試験データＤ
INの供給処理及び仮定故障の有無の検出処理が行われ
る。なお、仮定故障発生部分には、２つの記憶素子ＲAM
１，ＲAM２に対して、常に、仮定故障が同時に発生する
周辺位置が選択される。

【００４９】このことから、図２（ｃ）のフローチャー
トのステップＰ4Aで、例えば、２つの記憶素子ＲAM１，
ＲAM２に指定されたアドレス値ＡDDの有効性の判定処理
に基づいて仮定故障の有無が検出処理される。従って、
１回の被試験データＤINをＲＡＭ展開回路に供給するこ
とにより、該展開回路に対する被試験データＤINの書込
み処理と、その被試験データＤINの読み出し処理とに係
る連続動作を論理シミュレーション上において模擬する
ことが可能となる。

【００５０】また、この２回の処理動作が信号通過線Ｇ
Ｌにより論理シミュレーション上において等価になり、
書込み時の試験パターンと読出し時の試験パターンとを
同時生成することが可能となる。

【００５１】これにより、随時読出し／書込み可能な記
憶素子等を含む被検査対象の周辺回路の試験をする試験
データＤOUT をステップＰ４で自動作成処理をすること
可能となる（図２（ｂ）参照）。

【００５２】さらに、本発明の第２の試験データ作成方
法によれば、図３（ｃ）のフローチャートに示すよう
に、ステップＰ２で読出し専用の記憶素子ＲＯＭを内部
変換処理した被検査対象１６の任意の仮定故障発生部分
に仮定故障が設定処理され、次いで、ステップＰ３で仮
定故障を設定した被検査対象１６に被試験データＤINが
供給処理されている。

【００５３】このため、従来例のように正常入力値に対
するＲＯＭパターン（０又は１であるＲＯＭの内容）に
基づいて、その故障入力値に対するＲＯＭパターンを作
成し、該故障入力値に対する故障出力値を出力するＲＯ
Ｍモデルに比べて、ステップＰ４で被検査対象１５の仮
定故障の有無の検出処理に基づいて、短時間に、試験デ
ータＤOUT の自動作成処理をすることが可能となる。

【００５４】この際に、例えば、図３（ｃ）のフローチ
ャートのステップＰ4Aで内部変換処理された記憶素子Ｒ
ＯＭでは、被試験データＤINが正常値と故障値とに分離
処理され、その後、ステップＰ4Bで分離処理に基づいて
被試験データＤINの正常値が記憶処理され、被試験デー
タＤINの故障値が記憶処理される（図３（ｂ）参照）。

【００５５】これにより、回路データの少々の変更のみ
でＲＯＭ入りテストパターン生成回路に基づいて試験デ
ータを自動生成することが可能となる。また、各品種毎
にＲＯＭの故障入力値に対するＲＯＭパターンを作成す
ることも無くなり、そのデータ処理も簡略化される。さ
らに、テストパターン作成に係る所要時間の大幅な短縮
化を図ることが可能となる。

【００５６】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図４〜10は、本発明の実施例に係る試
験データ作成装置及び試験データ作成方法を説明する図
である。

【００５７】（１）第１の実施例の説明図４は、本発明の各実施例に係る試験データ作成装置の
構成図であり、図５は本発明の第１の実施例に係る試験
データの作成フローチャートであり、図６，７は、その
補足説明図をそれぞれ示している。

【００５８】例えば、図６（ａ）や図９（ａ）に示すよ
うなＲＡＭやＲＯＭを含む被検査対象１６の試験データ
ＤOUT を被試験データＤINに基づいて自動作成する装置
は、図４において、回路データメモリ21Ａ，シミュレー
ション用データメモリ21Ｂ，試験データメモリ21Ｃ，デ
ータ作成エディタ２２，データ変換エディタ２３，デー
タ展開エディタ２４，ＣＰＵ（中央演算処理装置）２
５，キーボード26Ａ，ディスプレイ装置26Ｂ及びシステ
ムバス２７から成る。

【００５９】すなわち、回路データメモリ21Ａは記憶手
段１１の一部を構成し、被検査対象１６に係るＬＳＩ回
路データＤ１を記憶するものである。なお、ＬＳＩ回路
データＤ１には、新規開発ＬＳＩに係る組合わせ回路デ
ータＤ11や随時読出し／書込み可能な記憶素子（以下Ｒ
ＡＭという）又は読出し専用記憶素子（以下ＲＯＭとい
う）に係るＲＡＭデータＤ３，ＲＯＭデータＤ４を含
む。

【００６０】シミュレーション用データメモリ21Ｂは記
憶手段１１の一部を構成し、被検査対象１６の付加回路
データＤ２，その他の制御データＤ５や被試験データＤ
INを記憶するものである。付加回路データＤ２には、仮
定故障挿入器データＤ21，入力探索器データＤ22，出力
検査器データＤ23及び同期制御器データＤ24が含まれ
る。また、その他の制御データＤ５には、故障点設定デ
ータＤ51や信号線接続データＤ52が含まれる。

【００６１】試験データメモリ21Ｃは記憶手段１１の一
部を構成し、被検査対象１６の論理故障検査に必要な試
験データ（テストパターンデータ）ＤOUT を格納するも
のである。

【００６２】データ作成エディタ２２はデータ作成手段
１２の一実施例であり、ＬＳＩ回路データＤ１，付加回
路データＤ２及び被試験データＤINに基づいて被検査対
象１６の試験データＤOUT を生成するものである。

【００６３】さらに、データ展開エディタ２３はデータ
処理手段１４の一部を構成するものであり、本発明の第
１の実施例に係る試験データ作成処理に専ら用いられ、
被検査対象１６に含まれたＲＡＭを２つの記憶素子ＲAM
１，ＲAM２に展開（複写）して、該記憶素子（以下書込
み処理回路Ａともいう）ＲAM１，（以下読出し処理回路
Ｂともいう）ＲAM２間に信号通過線ＧＬを接続するもの
である（図６（ｂ）参照）。

【００６４】また、データ展開エディタ２３は図７
（ａ）に示すように、付加手段１３の一例となる仮定故
障挿入器23Ａ，入力探索器23Ｂ，出力検査器23Ｃ及び同
期制御器23ＤをＲＡＭ展開回路に接続するものである。

【００６５】なお、仮定故障挿入器23Ａは仮定故障挿入
手段13Ａの一例であり、ＲＡＭ展開回路を含むテストパ
ターン生成回路に仮定故障を挿入するものである。入力
探索器23Ｂは入力手段13Ｂの一例であり、被試験データ
ＤINを供給するものである。また、出力検査器23Ｃは出
力手段13Ｃの一例であり、仮定故障の有無を検出するも
のである。同期制御器23Ｄは同期制御手段13Ｄの一例で
あり、仮定故障挿入器23Ａ，入力探索器23Ｂ及び出力検
査器23Ｃの入出力を制御するものである。

【００６６】データ変換エディタ２４はデータ処理手段
１４の一部を構成するものであり、本発明の第２の実施
例に係る試験データ作成処理に専ら用いられ、被検査対
象１６に含まれたＲＯＭを故障処理ＲＯＭとしてＲＯＭ
入力変換器（正常値）22Ａ，ＲＯＭ入力変換器（故障
値）22Ｂ，正常入力値ＲＯＭ22Ｃ，故障入力値ＲＯＭ22
Ｄ及びＲＯＭ出力変換器22Ｅに変換をするものである。

【００６７】ここで、ＲＯＭ入力変換器（正常値）22Ａ
は第１の入力手段12Ａの一例であり、論理シミュレーシ
ョン上において、被試験データＤINの正常値を入力する
ものである。ＲＯＭ入力変換器（故障値）22Ｂは第２の
入力手段12Ｂの一例であり、被試験データＤINの故障値
を入力するものである。

【００６８】また、正常入力値ＲＯＭ22Ｃは第１の記憶
素子ＲOM１の一例であり、被試験データＤINの正常値を
記憶するものである。故障入力値ＲＯＭ22Ｄは第２の記
憶素子ＲOM２の一例であり、被試験データＤINの故障値
を記憶するものである。ＲＯＭ出力変換器22Ｅは出力手
段12Ｃの一例であり、被試験データＤINの正常値又は故
障値を出力するものである（図９（ｃ）参照）。

【００６９】さらに、データ変換エディタ２４は付加手
段１３の一例となる仮定故障挿入器23Ａ，入力探索器23
Ｂ，出力検査器23Ｃ及び同期制御器23Ｄを故障処理ＲＯ
Ｍに接続するものである（図10（ａ）参照）。

【００７０】ＣＰＵ２５は制御手段１５の一実施例であ
り、回路データメモリ21Ａ，シミュレーション用データ
メモリ21Ｂ，試験データメモリ21Ｃ，データ作成エディ
タ２２，データ展開エディタ２３，データ変換エディタ
２４，キーボード26Ａ及びディスプレイ装置26Ｂ等の入
出力を制御するものである。

【００７１】例えば、第１の実施例に係る試験データ作
成処理において、ＣＰＵ２５は被検査対象１６に含まれ
たＲＡＭを２つの記憶素子ＲAM１，ＲAM２に展開制御を
して該２つの記憶素子ＲAM１，ＲAM２間に信号通過線Ｇ
Ｌの接続制御をしたり、記憶素子ＲAM１，ＲAM２に指定
されたアドレス値ＡDDの有効性を判定するアドレス条件
判定器23Ｅの接続制御をする。

【００７２】また、第２の実施例に係る試験データ作成
処理において、ＣＰＵ２５は被検査対象１６に含まれた
ＲＯＭをＲＯＭ入力変換器（正常値）22Ａ，ＲＯＭ入力
変換器（故障値）22Ｂ，正常入力値ＲＯＭ22Ｃ，故障入
力値ＲＯＭ22Ｄ及びＲＯＭ出力変換器22Ｅに変換をする
ものである。

【００７３】さらに、ＣＰＵ２５は第１，第２の実施例
において、仮定故障挿入器23Ａ，入力探索器23Ｂ，出力
検査器23Ｃ及び同期制御器23ＤをＲＡＭ展開回路や故障
処理ＲＯＭに接続制御をしたり、ＲＯＭ又はＲＡＭを含
む被検査対象１６に設定された仮定故障に基づいて試験
データＤOUT の作成制御をする。

【００７４】なお、キーボード26Ａはデータ入出力手段
１７の一例であり、オペレータが当該試験データ作成装
置を起動する場合に、制御文などの外部入力データＤ６
を入力するものである。また、ディスプレイ装置26Ｂは
データ入出力手段１７の一例であり、表示データＤ７に
基づいて被検査対象１６の回路パターンや付加回路を必
要に応じて表示するものである。

【００７５】システムバス２７は、回路データメモリ21
Ａ，シミュレーション用データメモリ21Ｂ，試験データ
メモリ21Ｃ，データ作成エディタ２２，データ展開エデ
ィタ２３，データ変換エディタ２４，ＣＰＵ２５，キー
ボード26Ａ及びディスプレイ装置26Ｂ等を接続し、各デ
ータＤ１〜Ｄ７を伝送するものである。

【００７６】このようにして、本発明の各実施例に係る
試験データ作成装置によれば、図４に示すように回路デ
ータメモリ21Ａ，シミュレーション用データメモリ21
Ｂ，試験データメモリ21Ｃ，データ作成エディタ２２，
データ展開エディタ２３，データ変換エディタ２４，Ｃ
ＰＵ２５，キーボード26Ａ及びディスプレイ装置26Ｂが
具備され、該ＣＰＵ２５がＲＯＭ又はＲＡＭを含む被検
査対象１６に設定された仮定故障に基づいて試験データ
ＤOUT の作成制御をしている。

【００７７】例えば、キーボード26Ａを介してＲＡＭを
含む被検査対象１６に係るＬＳＩ回路データＤ１が回路
データメモリ21Ａから読み出されると、ＣＰＵ２５によ
りＲＡＭが２つの記憶素子ＲAM１，ＲAM２に展開されて
該２つの記憶素子ＲAM１，ＲAM２間に信号通過線ＧＬが
接続される（図６（ｂ）参照）。

【００７８】また、被検査対象１６の信号入出力に係る
仮定故障挿入器23Ａ，入力探索器23Ｂ，出力検査器23Ｃ
及び同期制御器23ＤがＣＰＵ２５を介して、データ展開
エディタ２３により接続される。この際に、シミュレー
ション用データメモリ21Ｂから付加回路データＤ２とし
て仮定故障挿入器データＤ21，入力探索器データＤ22，
出力検査器データＤ23及び同期制御器データＤ24が読み
出され、例えば、メモリ領域上において、被検査対象１
６のＲＡＭ展開回路に仮定故障挿入器23Ａ，入力探索器
23Ｂ，出力検査器23Ｃ及び同期制御器23Ｄが接続される
（図７（ａ）参照）。

【００７９】なお、被検査対象１６の任意の仮定故障発
生部分には、仮定故障が仮定故障挿入器23Ａを介して挿
入され、また、ＣＰＵ２５により、例えば、同期制御器
23Ｄにアドレス条件判定器23Ｅが接続される（図７
（ａ）参照）。

【００８０】このため、被検査対象１６の試験データＤ
OUT がデータ作成エディタ２２により自動生成される。
例えば、仮定故障が設定された被検査対象１６の入力探
索器23Ｂに被試験データＤINがＣＰＵ２５及び同期制御
器23Ｄを介して供給されると、該被検査対象１６の仮定
故障の有無が出力検査器23Ｃにより検出される。この際
に、２つの記憶素子ＲAM１，ＲAM２に指定されたアドレ
ス値ＡDDの有効性がアドレス条件判定器23Ｅにより判定
される。

【００８１】これにより、ＲＡＭを含む被検査対象１６
に設定された仮定故障に基づいてデータ作成エディタ２
２により試験データＤOUT を自動作成することが可能と
なる。なお、試験データＤOUT が試験データメモリ21Ｃ
に格納され、また、本発明の第１の試験データ作成処理
については、図５において詳述する。

【００８２】さらに、ＲＯＭを含む被検査対象１６に係
るＬＳＩ回路データＤ１が回路データメモリ21Ａから読
み出されると、該ＲＯＭがＣＰＵ２５及びデータ変換エ
ディタ２４により、ＲＯＭ入力変換器（正常値）22Ａ，
ＲＯＭ入力変換器（故障値）22Ｂ，正常入力値ＲＯＭ22
Ｃ，故障入力値ＲＯＭ22Ｄ及びＲＯＭ出力変換器22Ｅに
変換される（図９（ｃ）参照）。

【００８３】また、被検査対象１６の信号入出力に係る
仮定故障挿入器23Ａ，入力探索器23Ｂ，出力検査器23Ｃ
及び同期制御器23ＤがＣＰＵ２５を介して、データ変換
エディタ２３により接続される。この際に、シミュレー
ション用データメモリ21Ｂから付加回路データＤ２とし
て仮定故障挿入器データＤ21，入力探索器データＤ22，
出力検査器データＤ23及び同期制御器データＤ24が読み
出され、例えば、メモリ領域上において、被検査対象１
６の故障処理ＲＯＭに仮定故障挿入器23Ａ，入力探索器
23Ｂ，出力検査器23Ｃ及び同期制御器23Ｄが接続される
（図10（ａ）参照）。

【００８４】なお、被検査対象１６の任意の仮定故障発
生部分に仮定故障が仮定故障挿入器23Ａを介して挿入さ
れる（図10（ａ）参照）。このため、被検査対象１６の
試験データＤOUT がデータ作成エディタ２２により自動
生成される。例えば、仮定故障が設定された被検査対象
１６の入力探索器23Ｂに被試験データＤINがＣＰＵ２５
及び同期制御器23Ｄを介して供給されると、該被検査対
象１６の仮定故障の有無が出力検査器23Ｃにより検出さ
れる。

【００８５】この際に、被試験データＤINの正常値がＲ
ＯＭ入力変換器（正常値）22Ａに、その故障値がＲＯＭ
入力変換器（故障値）22Ｂにそれぞれに入力されると、
両者の値が正常入力値ＲＯＭ22Ｃ，故障入力値ＲＯＭ22
Ｄにそれぞれ記憶され、その結果、被試験データＤINの
正常値又は故障値がＲＯＭ出力変換器22Ｅから出力検査
器23Ｃに出力される。

【００８６】これにより、読出し専用記憶素子ＲＯＭを
含む被検査対象１６に設定された仮定故障に基づいてデ
ータ作成手段１２により試験データＤOUT を自動作成す
ることが可能となる。なお、試験データＤOUT が試験デ
ータメモリ21Ｃに格納され、また、本発明の第２の試験
データ作成処理については、図８において詳述する。。

【００８７】次に、本発明の第１の実施例に係る試験デ
ータ作成方法について、当該装置の動作を補足しながら
説明をする。図５は、本発明の第１の実施例に係る試験
データの作成フローチャートであり、図６，７はその補
足説明図を示している。

【００８８】例えば、図６（ａ）に示すようなＲＡＭを
含む被検査対象１６の試験データＤOUT を被試験データ
ＤINに基づいて自動作成する場合、図５のフローチャー
トに示すように、まず、ステップＰ１でＲＡＭを含む被
検査対象１６のＬＳＩ回路パターンの入力処理をする
（図６（ａ）参照）。

【００８９】この際に、制御文などの外部入力データＤ
６がキーボード26Ａを介して入力されると、当該試験デ
ータ作成装置を起動される。また、回路データメモリ21
Ａから被検査対象１６に係る組合わせ回路データＤ11や
ＲＡＭデータＤ３等のＬＳＩ回路データＤ１が読み出さ
れる。なお、必要に応じて表示データＤ７に基づき、被
検査対象１６の回路パターンや付加回路がディスプレイ
装置26Ｂに表示される。

【００９０】さらに、ステップＰ２で被検査対象１６に
含まれたＲＡＭの内部展開処理をする。この際に、内部
展開処理は、被検査対象１６に含まれたＲＡＭを２時刻
に係る記憶素子ＲAM１，ＲAM２に展開処理をする。ここ
で、ＣＰＵ２５を介してデータ展開エディタ２３により
被検査対象１６に含まれたＲＡＭが２つの記憶素子ＲAM
１，ＲAM２に展開（複写）され、信号線接続データＤ52
に基づいて両記憶素子ＲAM１，ＲAM２から成るＲＡＭ展
開回路の書込み処理回路Ａと読出し処理回路Ｂと間に信
号通過線ＧＬが接続される（図６（ｂ）参照）。

【００９１】その後、ステップＰ３でＲＡＭ展開回路に
付加回路の接続処理をする。この際に、ＣＰＵ２５を介
してシミュレーション用データメモリ21Ｂから仮定故障
挿入器データＤ21，入力探索器データＤ22，出力検査器
データＤ23及び同期制御器データＤ24等の付加回路デー
タＤ２が読み出される。また、データ展開エディタ２３
を介して図７（ａ）に示すような入力探索器23Ｂ，出力
検査器23Ｃ及び同期制御器23ＤがＲＡＭ展開回路に接続
される。

【００９２】次に、ステップＰ４で内部展開処理された
ＲＡＭを含む被検査対象１６の任意の仮定故障発生部分
に仮定故障の設定処理をする。この際に、仮定故障発生
部分には、２つの記憶素子ＲAM１，ＲAM２に対して、常
に、仮定故障が同時に発生する周辺位置を選択する。こ
こで、故障点設定データＤ51に基づいてＲＡＭ展開回路
を含むテストパターン生成回路に仮定故障挿入器23Ａに
より仮定故障が挿入される。

【００９３】次いで、ステップＰ５で仮定故障が設定さ
れた被検査対象１６に被試験データＤINの供給処理をす
る。この際に、被検査対象１６の被試験データＤINの供
給処理は、２つの記憶素子ＲAM１，ＲAM２に同一アドレ
ス値ＡDDを指定して行う。

【００９４】例えば、故障シミュレーションプログラム
に基づく被試験データＤINが同期制御器23Ｄを介して入
力探索器23Ｂにより供給され、また、出力検査器23Ｃに
より仮定故障の有無が検出される。

【００９５】その後、ステップＰ６で被検査対象１６の
仮定故障の有無の検出処理に基づいて試験データＤOUT
の作成処理をする。この際に、被検査対象１６の仮定故
障の有無の検出処理は、２つの記憶素子ＲAM１，ＲAM２
に同一アドレス値ＡDDを指定して行い、例えば、それ等
の記憶素子ＲAM１，ＲAM２に指定されたアドレス値ＡDD
の有効性がアドレス条件判定器23Ｅにより判定される。

【００９６】これにより、データ作成エディタ２２によ
りＬＳＩ回路データＤ１，付加回路データＤ２及び被試
験データＤINに基づいて被検査対象１６の試験データＤ
OUTが自動生成され、試験データメモリ21Ｃに被検査対
象１６の論理故障検査に必要な試験データＤOUT が格納
される（図７（ｂ）参照）。

【００９７】このようにして、本発明の第１の実施例に
係る試験データ作成方法によれば、図５のフローチャー
トに示すように、ステップＰ２でＲＡＭを内部展開処理
した被検査対象１６の任意の仮定故障発生部分に、ステ
ップＰ４で仮定故障が設定処理され、次いで、ステップ
Ｐ５で仮定故障を設定した被検査対象１６に被試験デー
タＤINが供給処理される。

【００９８】例えば、ステップＰ２で被検査対象１６に
含まれたＲＡＭが２時刻に時間展開され、その展開処理
された２つの記憶素子ＲAM１，ＲAM２間にステップＰ３
で信号通過線ＧＬが接続処理される。

【００９９】このため、全体として１つの回路データと
して再構成されたＲＡＭ展開回路に指定された同一アド
レス値ＡDDに基づいて被検査対象１６の被試験データＤ
INの供給処理及び仮定故障の有無の検出処理が行われ
る。なお、仮定故障発生部分には、２つの記憶素子ＲAM
１，ＲAM２に対して、常に、仮定故障が同時に発生する
周辺位置が選択される。

【０１００】このことから、ステップＰ６で、例えば、
２つの記憶素子ＲAM１，ＲAM２に指定されたアドレス値
ＡDDの有効性の判定処理に基づいて仮定故障の有無が検
出処理される。従って、１回の被試験データＤINをＲＡ
Ｍ展開回路に供給することにより、該展開回路に対する
被試験データＤINの書込み処理と、その被試験データＤ
INの読み出し処理とに係る連続動作を論理シミュレーシ
ョン上において模擬することが可能となる。

【０１０１】また、この２回の処理動作が信号通過線Ｇ
Ｌにより論理シミュレーション上において等価になり、
書込み時の試験パターンと読出し時の試験パターンとを
同時生成することが可能となる（図７（ｂ）参照）。

【０１０２】これにより、随時読出し／書込み可能な記
憶素子等を含む被検査対象の周辺回路の試験をする試験
データＤOUT を自動作成処理をすること可能となる。（２）第２の実施例の説明図８は、本発明の第２の実施例に係る試験データの作成
フローチャートであり、図９，10はその補足説明図をそ
れぞれ示している。

【０１０３】例えば、図９（ａ）に示すようなＲＯＭを
含む被検査対象２６の試験データＤOUT を被試験データ
ＤINに基づいて自動作成する場合、図８のフローチャー
トに示すように、まず、ステップＰ１でＲＯＭを含む被
検査対象２６のＬＳＩ回路パターンの入力処理をする
（図９（ａ）参照）。

【０１０４】この際に、回路データメモリ21Ａから被検
査対象２６に係る組合わせ回路データＤ11やＲＯＭデー
タＤ４等のＬＳＩ回路データＤ１が読み出される。な
お、ＲＯＭは読出し許可信号（イネーブル信号）とアド
レスＡDD，例えば、０〜１５に基づいてデータを出力す
るモデルＭＰである（図９（ｂ）参照）。

【０１０５】また、第１の実施例と同様に必要に応じて
表示データＤ７に基づき、被検査対象２６の回路パター
ンや付加回路がディスプレイ装置26Ｂに表示される。さ
らに、ステップＰ２で被検査対象２６に含まれたＲＯＭ
の内部変換処理をする。この際に、ＣＰＵ２５を介して
データ変換エディタ２４により故障処理ＲＯＭとして被
検査対象２６に含まれたＲＯＭがＲＯＭ入力変換器（正
常値）22Ａ，ＲＯＭ入力変換器（故障値）22Ｂ，正常入
力値ＲＯＭ22Ｃ，故障入力値ＲＯＭ22Ｄ及びＲＯＭ出力
変換器22Ｅに変換される（内部変換処理）。

【０１０６】その後、ステップＰ３で故障処理ＲＯＭに
付加回路の接続処理をする。この際に、ＣＰＵ２５を介
してシミュレーション用データメモリ21Ｂから仮定故障
挿入器データＤ21，入力探索器データＤ22，出力検査器
データＤ23及び同期制御器データＤ24等の付加回路デー
タＤ２が読み出される。また、データ変換エディタ２４
を介して入力探索器23Ｂ，出力検査器23Ｃ及び同期制御
器23Ｄが故障処理ＲＯＭに接続される（図10（ａ）参
照）。

【０１０７】次に、ステップＰ４で故障処理ＲＯＭを含
む被検査対象２６の任意の仮定故障発生部分に仮定故障
の設定処理をする。この際に、仮定故障発生部分は、故
障処理ＲＯＭの周辺回路を選択する。ここで、故障点設
定データＤ51に基づいて故障処理ＲＯＭを含むテストパ
ターン生成回路に仮定故障挿入器23Ａにより仮定故障が
挿入される。

【０１０８】次いで、ステップＰ５で仮定故障が設定さ
れた被検査対象２６に被試験データＤINの供給処理をす
る。この際に、被試験データＤINの供給処理は、例え
ば、故障シミュレーションプログラムに基づく被試験デ
ータＤINが同期制御器23Ｄを介して入力探索器23Ｂによ
り供給されると、該被試験データＤINが正常値と故障値
とに分離処理され、ＲＯＭ入力変換器（正常値）22Ａに
より論理シミュレーション上において、被試験データＤ
INの正常値が入力され、また、ＲＯＭ入力変換器（故障
値）22Ｂにより被試験データＤINの故障値が入力され
る。

【０１０９】これにより、正常入力値ＲＯＭ22Ｃに被試
験データＤINの正常値が記憶され、故障入力値ＲＯＭ22
Ｄに被試験データＤINの故障値が記憶される。また、Ｒ
ＯＭ出力変換器22Ｅから出力検査器23Ｃに被試験データ
ＤINの正常値や故障値の比較結果が出力される（図９
（ｃ）参照）。

【０１１０】その後、ステップＰ６で被検査対象２６の
仮定故障の有無の検出処理に基づいて試験データＤOUT
の作成処理をする。この際に、被検査対象２６の仮定故
障の有無が出力検査器23Ｃにより検出される。

【０１１１】これにより、データ作成エディタ２２によ
りＬＳＩ回路データＤ１，付加回路データＤ２及び被試
験データＤINに基づいて被検査対象２６の試験データＤ
OUTが自動生成され、試験データメモリ21Ｃに被検査対
象２６の論理故障検査に必要な試験データＤOUT が格納
される（図10（ｂ）参照）。

【０１１２】このようにして、本発明の第２の実施例に
係る試験データ作成方法によれば、図８のフローチャー
トに示すように、ステップＰ２でＲＯＭを内部変換処理
した被検査対象１６の任意の仮定故障発生部分にステッ
プＰ４で仮定故障が設定処理され、次いで、ステップＰ
５で仮定故障を設定した被検査対象１６に被試験データ
ＤINが供給処理されている。

【０１１３】このため、従来例のように正常入力値に対
するＲＯＭパターン（０又は１であるＲＯＭの内容）に
基づいて、その故障入力値に対するＲＯＭパターンを作
成し、該故障入力値に対する故障出力値を出力するＲＯ
Ｍモデルに比べて、ステップＰ６で被検査対象２６の仮
定故障の有無の検出処理に基づいて、短時間に、試験デ
ータＤOUT の自動作成処理をすることが可能となる。

【０１１４】この際に、例えば、図８のフローチャート
のステップＰ２で内部変換処理された故障処理ＲＯＭで
は、ステップＰ５で被試験データＤINが正常値と故障値
とに分離処理され、その後、該分離処理に基づいて被試
験データＤINの正常値が正常入力値ＲＯＭ22Ｃに記憶処
理され、被試験データＤINの故障値が故障入力値ＲＯＭ
22Ｄに記憶処理され、両データの比較結果がＲＯＭ出力
変換器22Ｄから出力される（図９（ｃ）参照）。

【０１１５】これにより、回路データの少々の変更のみ
でＲＯＭ入りテストパターン生成回路に基づいて試験デ
ータＤOUT を自動生成することが可能となる。また、各
品種毎にＲＯＭの故障入力値に対するＲＯＭパターンを
作成することも無くなり、そのデータ処理も簡略化され
る。さらに、テストパターン作成に係る所要時間の大幅
な短縮化を図ることが可能となる。

【０１１６】

【発明の効果】以上説明したように、本発明の試験デー
タ作成装置によれば、記憶手段，データ作成手段，デー
タ処理手段，制御手段及びデータ入出力手段が具備さ
れ、該制御手段が読出し専用記憶素子又は随時読出し／
書込み可能な記憶素子を含む被検査対象に設定された仮
定故障に基づいて試験データの作成制御をしている。

【０１１７】このため、随時読出し／書込み可能な記憶
素子が２つの記憶素子に展開され、該記憶素子間に信号
通過線が接続され、かつ、仮定故障が設定された被検査
対象の入力手段に被試験データが制御手段及び同期制御
手段を介して供給されると、該被検査対象の仮定故障の
有無がアドレス条件判定手段を含む出力手段により検出
される。このことから、随時読出し／書込み可能な記憶
素子を含む被検査対象に設定された仮定故障に基づいて
データ作成手段により試験データを自動作成することが
可能となる。

【０１１８】また、読出し専用記憶素子が第１，第２の
入力手段，第１，第２の記憶素子及び出力手段に変換さ
れ、被試験データの正常値が第１の入力手段に、その故
障値が第２の入力手段にそれぞれに入力されると、両者
の値が第１，第２の記憶素子にそれぞれ記憶され、その
結果、被試験データの正常値又は故障値が出力手段から
出力される。このことで、読出し専用記憶素子を含む被
検査対象に設定された仮定故障に基づいてデータ作成手
段により試験データを自動作成することが可能となる。

【０１１９】また、本発明の第１の試験データ作成方法
によれば、随時読出し／書込み可能な記憶素子を内部展
開処理した被検査対象の任意の仮定故障発生部分に、仮
定故障が設定処理され、それに被試験データが供給処理
される。

【０１２０】このため、全体として１つの回路データと
して再構成されたＲＡＭ展開回路に指定された同一アド
レス値に基づいて被検査対象の被試験データの供給処理
及び仮定故障の有無の検出処理が行われる。

【０１２１】このことから、１回の被試験データをＲＡ
Ｍ展開回路に供給することにより、該展開回路に対する
被試験データの書込み処理と、その被試験データの読み
出し処理とに係る連続動作を論理シミュレーション上に
おいて模擬することが可能となる。これにより、書込み
時の試験パターンと読出し時の試験パターンとを同時生
成することが可能となる。

【０１２２】さらに、本発明の第２の試験データ作成方
法によれば、読出し専用の記憶素子を内部変換処理した
被検査対象の任意の仮定故障発生部分に仮定故障が設定
処理され、それに被試験データが供給処理されている。

【０１２３】このため、内部変換処理された記憶素子で
は、被試験データが正常値と故障値とに分離処理され、
該分離処理に基づいて被試験データの正常値及び故障値
がそれぞれ記憶処理されることから、従来例のＲＯＭモ
デルに比べて、被検査対象の仮定故障の有無の検出処理
に基づいて、短時間に、試験データの自動作成処理をす
ることが可能となる。

【０１２４】これにより、試験データの作成工程の簡略
化と、その作成に係る所要時間の大幅な短縮化とを図る
ことが可能となる。このことで、新規開発ＬＳＩの早期
製品化に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る試験データ作成装置の原理図であ
る。

【図２】本発明に係る試験データ作成方法の原理図（そ
の１）である。

【図３】本発明に係る試験データ作成方法の原理図（そ
の２）である。

【図４】本発明の各実施例に係る試験データ作成装置の
構成図である。

【図５】本発明の第１の実施例に係る試験データの作成
フローチャートである。

【図６】本発明の第１の実施例に係るフローチャートの
補足説明図（その１）である。

【図７】本発明の第１の実施例に係るフローチャートの
補足説明図（その２）である。

【図８】本発明の第２の実施例に係る試験データの作成
フローチャートである。

【図９】本発明の第２の実施例に係るフローチャートの
補足説明図（その１）である。

【図10】本発明の第２の実施例に係るフローチャートの
補足説明図（その２）である。

【図11】従来例に係る試験データ作成方法の説明図であ
る。

【図12】従来例に係る試験データ作成方法の補足説明図
である。

【符号の説明】

１１…記憶手段、１２…データ作成手段、１３…付加手段、１４…データ処理手段、１５…制御手段、 13Ａ…仮定故障挿入手段、 13Ｂ…入力手段、 13Ｃ…出力手段、 13Ｄ…同期制御手段、ＲＡＭ…随時読出し／書込み可能な記憶素子、ＲＯＭ…読出し専用記憶素子、ＤIN…被試験データ、Ｄ１…ＬＳＩ回路データ、Ｄ２…シミュレーション用データ、Ｄ３…その他の制御データ、ＤOUT …試験データ。

Claims

【特許請求の範囲】

【請求項１】被検査対象（１６）となる半導体集積回
路装置の論理故障検査をする試験データ（ＤOUT ）の自
動作成をする装置であって、少なくとも、前記被検査対
象（１６）の試験データ（ＤOUT ）の作成に係る各種デ
ータ（ＤIN，Ｄ１，Ｄ２〜Ｄ５，ＤOUT ）を記憶する記
憶手段（１１）と、前記被検査対象（１６）の試験デー
タ（ＤOUT ）を生成するデータ作成手段（１２）と、前
記被検査対象（１６）の信号入出力に係る付加手段（１
３）を接続するデータ処理手段（１４）と、前記記憶手
段（１１），データ作成手段（１２）及びデータ処理手
段（１４）の入出力を制御する制御手段（１５）とを具
備し、前記制御手段（１５）が読出し専用記憶素子（Ｒ
ＯＭ）又は随時読出し／書込み可能な記憶素子（ＲＡ
Ｍ）を含む被検査対象（１６）に設定された仮定故障に
基づいて試験データ（ＤOUT ）の作成制御をすることを
特徴とする試験データ作成装置。
【請求項２】請求項１記載の試験データ作成装置にお
いて、前記制御手段（１５）が随時読出し／書込み可能
な記憶素子（ＲＡＭ）を２つの記憶素子（ＲAM１，ＲAM
２）に展開をして該２つの記憶素子（ＲAM１，ＲAM２）
間に信号通過線（ＧＬ）の接続制御をすることを特徴と
する試験データ作成装置。
【請求項３】請求項１記載の試験データ作成装置にお
いて、前記制御手段（１５）が前記２つの記憶素子（Ｒ
AM１，ＲAM２）に指定されたアドレス値（ＡDD）の有効
性を判定するアドレス条件判定手段（13Ｅ）の接続制御
をすることを特徴とする試験データ作成装置。
【請求項４】請求項１記載の試験データ作成装置にお
いて、前記制御手段（１５）が被試験データ（ＤIN）の
正常値を入力する第１の入力手段（12Ａ）と、前記被試
験データ（ＤIN）の故障値を入力する第２の入力手段
（12Ｂ）と、前記被試験データ（ＤIN）の正常値を記憶
する第１の記憶素子（ＲOM１）と、前記被試験データ
（ＤIN）の故障値を記憶する第２の記憶素子（ＲOM２）
と、前記被試験データの正常値又は故障値を出力する出
力手段（12Ｃ）とに前記読出し専用記憶素子（ＲＯＭ）
の変換制御をすることを特徴とする試験データ作成装
置。
【請求項５】請求項１記載の試験データ作成装置にお
いて、前記制御手段（１５）が前記被検査対象（１６）
の任意の仮定故障発生部分に仮定故障を挿入する仮定故
障挿入手段（13Ａ）と、前記被試験データ（ＤIN）を供
給する入力手段（13Ｂ）と、前記仮定故障の有無を検出
する出力手段（13Ｃ）と、前記仮定故障挿入手段（13
Ａ），入力手段（13Ｂ）及び出力手段（13Ｃ）の入出力
を制御する同期制御手段（13Ｄ）との接続制御をするこ
とを特徴とする試験データ作成装置。
【請求項６】請求項１記載の試験データ作成装置にお
いて、前記記憶手段（１），データ作成手段（１２），
データ処理手段（１４）及び制御手段（１５）の入出力
を補助するデータ入出力手段（１７）が設けられること
を特徴とする試験データ作成装置。
【請求項７】半導体集積回路装置の論理故障検査をす
る試験データ（ＤOUT）の自動作成をする方法であっ
て、少なくとも、前記被検査対象（１６）に含まれた随
時読出し／書込み可能な記憶素子（ＲＡＭ）の内部展開
処理をし、前記内部展開処理された記憶素子（ＲＡＭ）
を含む被検査対象（１６）の任意の仮定故障発生部分に
仮定故障の設定処理をし、前記仮定故障が設定された被
検査対象（１６）に被試験データ（ＤIN）の供給処理を
し、前記被検査対象（１６）の仮定故障の有無の検出処
理に基づいて試験データ（ＤOUT ）の作成処理をするこ
とを特徴とする試験データ作成方法。
【請求項８】請求項７記載の試験データ作成方法にお
いて、前記内部展開処理は、被検査対象（１６）に含ま
れた随時読出し／書込み可能な記憶素子（ＲＡＭ）を２
つの記憶素子（ＲAM１，ＲAM２）に展開処理をし、前記
展開処理された２つの記憶素子（ＲAM１，ＲAM２）間に
信号通過線（ＧＬ）の接続処理をすることを特徴とする
試験データ作成方法。
【請求項９】請求項７記載の試験データ作成方法にお
いて、前記被検査対象（１６）の被試験データ（ＤIN）
の供給処理及び仮定故障の有無の検出処理は、２つの記
憶素子（ＲAM１，ＲAM２）に指定された同一アドレス値
（ＡDD）に基づいて行われることを特徴とする試験デー
タ作成方法。
【請求項10】請求項７記載の試験データ作成方法にお
いて、前記仮定故障発生部分には、２つの記憶素子（Ｒ
AM１，ＲAM２）に対して、常に、仮定故障が同時に発生
する周辺位置を選択することを特徴とする試験データ作
成方法。
【請求項11】請求項７記載の試験データ作成方法にお
いて、前記仮定故障の有無の検出処理には、２つの記憶
素子（ＲAM１，ＲAM２）に指定されたアドレス値（ＡD
D）の有効性の判定処理が含まれることを特徴とする試
験データ作成方法。
【請求項12】半導体集積回路装置の論理故障検査をす
る試験データ（ＤOUT）の自動作成をする方法であっ
て、少なくとも、前記被検査対象（１６）に含まれる読
出し専用の記憶素子（ＲＯＭ）の内部変換処理をし、前
記内部変換処理された記憶素子（ＲＯＭ）を含む被検査
対象（１６）の任意の仮定故障発生部分に仮定故障の設
定処理をし、前記仮定故障が設定された被検査対象（１
６）に被試験データ（ＤIN）を供給処理をし、前記被検
査対象（１６）の仮定故障の有無の検出処理に基づいて
試験データ（ＤOUT ）の作成処理をすることを特徴とす
る試験データ作成方法。
【請求項13】請求項13記載の試験データ作成方法にお
いて、前記内部変換処理された記憶素子（ＲＯＭ）で
は、被試験データ（ＤIN）を正常値と故障値とに分離処
理をし、前記分離処理に基づいて被試験データ（ＤIN）
の正常値の記憶処理と前記被試験データ（ＤIN）の故障
値の記憶処理とをすることを特徴とする試験データ作成
方法。