JPH0574776A - 半導体装置の実装構造 - Google Patents

半導体装置の実装構造

Info

Publication number
JPH0574776A
JPH0574776A JP23444691A JP23444691A JPH0574776A JP H0574776 A JPH0574776 A JP H0574776A JP 23444691 A JP23444691 A JP 23444691A JP 23444691 A JP23444691 A JP 23444691A JP H0574776 A JPH0574776 A JP H0574776A
Authority
JP
Japan
Prior art keywords
chip
semiconductor chip
mounting structure
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP23444691A
Other languages
English (en)
Inventor
Kenichi Tsukamoto
研一 塚本
Koji Fukumoto
康治 福本
Masayasu Oizumi
正恭 大泉
Norikatsu Asari
典克 浅利
Hiroshi Ichikawa
浩 市川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP23444691A priority Critical patent/JPH0574776A/ja
Publication of JPH0574776A publication Critical patent/JPH0574776A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 半導体チップの実装構造を構成簡単にして、
製造、組立工程を削減し歩留りの向上、生産コストを低
下させることができ、しかも信頼性が高く、小型化が図
られた実装構造とする。 【構成】 半導体(Si)チップ1の上面1A、並び
に、該チップの下面1B及び側面1Cにチップ1と同一
の元素(Si)を含有する酸化シリコン(又は窒化シリ
コン)から成る被覆部3が形成されると共にチップ上面
1A側に形成された被覆部3Aの所定位置に半導体チッ
プの電極11に対応して挿通孔3aが設けられ、この挿
通孔3aにハンダバンプ2が装着されて半導体装置10
の引出し電極が形成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体技術さらには半導
体の実装技術に適用して特に有効な技術に関し、例えば
ワイヤレスボンディング方式の実装技術に利用して有用
な技術に関する。
【0002】
【従来の技術】従来、半導体チップを実装する技術が種
々提案されている(例えば最新図解半導体ガイド誠文堂
新光社、昭和59年6月12日版93頁)。特に処理速
度の高速化のために大きな電圧が印加されて半導体チッ
プが高温に熱せられるLSIを実装するに当たっては、
図8に示すようなワイヤレスボンディング方式による実
装構造が一般に利用されている。具体的には、上記実装
構造では、パッケージ本体80は例えばセラミックにて
形成され、その内部にタングステン,ポリシド薄膜,銅
等によって配線構造が形成されている。そして、半導体
チップ71のパッド72,72…は、ハンダバンプ7
3,73…にて、パッケージ80の配線構造の電極8
1,81…に一旦接続され、更にパッケージ80の内部
配線構造、電極82,82…を介してハンダバンプ8
3,83…によってパッケージ外部に引出されている。
このように引き出された配線構造は、該半導体装置70
が搭載される配線基板90側の電極91に接触され、加
熱することで溶着されるようになっている(図8)。
【0003】
【発明が解決しようとする課題】しかしながら、上記実
装構造は上述のように、半導体チップを搭載するパッケ
ージに、半導体チップと配線基板とを接続するための配
線構造を形成しておく必要があり、構造が複雑で、しか
も製造、組立工程が多くなって歩留りの低下、コスト高
を招来する。
【0004】又、上記従来の実装構造は、パッケージ8
0が通常セラミックにて形成されるが、該セラミック製
パッケージと半導体チップ70の熱膨張係数が異なるた
め、LSIの動作のオン/オフに伴う半導体チップの加
熱によって、チップ70とパッケージ80の接合部(ハ
ンダバンプ73,73…部分)に熱ひずみが生じ、この
部分で疲労破壊が生じる。このような実装構造内での接
合部の疲労破壊は、半導体装置全体としての信頼性を低
下させる。
【0005】本発明は、かかる事情に鑑みてなされたも
ので、構成簡単な構造でしかも信頼性の高く、小型化が
図られた半導体装置の実装構造を提供することを目的と
する。この発明の前記ならびにそのほかの目的と新規な
特徴については、本明細書の記述および添附図面から明
らかになるであろう。
【0006】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本願の請求項1記載の実装構造
は、活性化領域が形成された半導体チップの上面、並び
に、該チップの下面及び側面に半導体チップと同一の元
素を含有する化合物から成るパッケージ被覆部が形成さ
れると共にチップ上面に形成された被覆部の所定位置に
半導体チップの電極に対応して挿通孔が設けられ、この
挿通孔にハンダバンプが装着されて引出し電極が形成さ
れている。又、請求項2に記載の実装構造は、活性化領
域が形成された半導体チップの上面及び該チップの側面
に半導体チップと同一の元素を含有する化合物から成る
パッケージ被覆部が形成され、その下面に金属薄板が形
成されると共に、上記チップ上面に形成された被覆部の
所定位置に半導体チップの電極に対応して挿通孔が設け
られ、この挿通孔にハンダバンプが装着されて引出し電
極が形成されている。又、請求項3に記載の実装構造
は、活性化領域が形成された半導体チップの上面並び
に、該チップの下面及び側面にプラスチック製被覆部が
形成されると共にチップ上面に形成されたプラスチック
製被覆部の所定位置に半導体チップの電極に対応して挿
通孔が設けられ、この挿通孔にハンダバンプが装着され
て引出し電極が形成されている。
【0007】
【作用】上記した請求項1に記載の手段によれば、半導
体チップの上面、下面及び側面に、チップ(Si)と同
一材料(例えばSiO2)の被覆部を形成するだけで、
パッケージとすることができ、半導体チップから外部の
配線基板への配線構造も、上記被覆部に設けられた挿通
孔にハンダバンプを挿入するだけで極めて簡便に構成さ
れる。又、請求項2記載の手段によれば、半導体チップ
の上面及び側面にチップと同一材料(例えばシリコン)
の被覆部を形成し、更にチップの下面に金属薄板を形成
するだけでパッケージとすることができ、上記手段と同
様に配線構造が極めて簡便な構成となり、しかも上記金
属薄板に放熱フィンを接着させるだけで優れた熱抵抗を
低減させる構造とすることができる。又、請求項3に記
載の手段によれば、半導体チップ全面にプラスチックを
塗布してこれに電極用の挿通孔を設け、これにハンダバ
ンプを挿入するだけで極めて簡便でしかも廉価なパッケ
ージ構造が得られる。
【0008】
【実施例】(第1実施例)以下、本発明が適用された半
導体装置の第1の実施例を図1〜図3を参照して説明す
る。図1は、本発明の実装構造が用いられた半導体装置
10の縦断面図、図2は該半導体装置10に形成された
バンプ構造を示す要部拡大図である。ここで図1,図2
は半導体装置10の上下を逆にして配線基板(プリント
基板)90に搭載した状態を示している。
【0009】図1に示すように本実施例の実装構造は、
シリコン(Si)チップ1の電極11,11…と接続さ
れるハンダバンプ2,2…及び被覆部3によって構成さ
れている。このうち被覆部3はSiチップ1の上面1
A、下面1B及びその側面1Cを全面に亘って覆うもの
で、厚さ500μm程度の耐水性に優れたシリコン化合
物(例えばSiO2)によって形成されている。
【0010】上述の実装構造が採られた半導体装置10
は、Siチップ1の上面、即ち活性化領域(図示省略)
が形成されたチップ表面1A(図中下側の面)側に、バ
ンプ構造(図2)が形成されている。ハンダバンプ2
は、同図に示すように、Siチップ1の上面1Aの被覆
部3Aに刻設されたの窓部3aに挿着され、その下端部
は、Siチップ1の電極11に、金属薄膜(Pb−S
n)12を介して接続されている。ここでSiチップ
1、被覆部3の厚さは共に500μm程度に形成されて
半導体装置10の機械的強度が保たれている。尚、、金
属薄膜1bの膜厚は2〜3μm程度である。
【0011】このように形成された半導体装置10は、
上記ハンダバンプ2が該半導体装置10が搭載される配
線基板90側の電極パッド91,91…と相対応するよ
うに位置合わせが行われる。そして、この状態で熱処理
炉を通されることによって半導体装置10と配線基板9
0とのボンディングが行われる。このように本実施例の
実装構造は、半導体チップ1に直接被覆部たる酸化シリ
コンが形成されているために、従前必要であった、パッ
ケージ用のプラスチックモールド等を必要とせずにパッ
ケージの小型化が達成されしかも、気密性、耐水性、耐
圧性に優れている。かかる実装構造は高密度実装構造に
有効である。また、構造が簡便であるため、製造工程も
少なく生産コストも大幅に低減される。
【0012】ところで、上述のように被覆部3をシリコ
ン化合物(SiO2)によって形成するのは、この材質
がSiの熱膨張係数と略等しく、従ってLSIの高速動
作処理に伴って、該Siチップ1が発熱膨張した場合で
あっても、Siチップ1本体と、これを覆う被覆部3と
の間に熱ひずみが生じる可能性が、他の素材を用いたと
きと比べて著しく低いからである。従って、Siチップ
1の加熱によって、該チップ1と被覆部3更にはハンダ
バンプ2との間の配線構造に、熱ひずみによる翦断応力
が生じることがなく、耐熱性に優れた実装構造が達成さ
れる。尚、半導体装置10を、伸縮性に富んだプラスチ
ック製の配線基板90に搭載するときには、半導体装置
10の電極と配線基板90の電極との間には従来の実装
構造においてチップとセラミックパッケージとの間に生
じていたような熱ひずみが生じることはない。
【0013】図3は、Siチップ1に被覆部3を形成す
る手法の一例を示す説明図である。被覆部3を形成する
にあたってはダイシングが行われた後のSiチップ1,
1…を台座部(台座シール)に乗せ、等方性のCVDに
りるSiO2を堆積させる。この場合、先ず台座シール
との接合面以外の全面に(図示例では、上面1A及び側
面1C)に、所定幅(厚さ約500μm)の被覆部3が
形成される。そして、その後、半導体装置10を台座シ
ールより一旦外して1個1個分断した後、これを上面1
Aを下にして半導体装置10を再び台座部に載せ、これ
に対しCVDを行う。このような作業によって、Siチ
ップ1の全面にSiO2から成る被覆部3が形成され
る。
【0014】このように形成された被覆部3のうち半導
体装置10の上面側(Siチップの表面1A側)の被覆
部3A(図1では下側)には、ハンダボール2を挿着す
るための窓部3aが、例えばマスクパターンを用いたド
ライエッチングにより設けられる。この窓部3aの形成
に用いられるマスクパターンは、Siチップ表面1Aに
形成された電極11の配置パターンに対応させて作成さ
れる。
【0015】(第2実施例)図4は、Siチップ21の
上面21A及び側面21Cを、上述の第1の実施例と同
一素材(SiO2)の被覆部23で覆い、他の一面(下
面21B)を金属薄板(Au)24で覆った第2実施例
の実装構造を示す断面図である。尚、図4は半導体装置
20の上・下を逆にして配線基板90に搭載した状態を
示している。
【0016】この実装構造では、Siチップの下面21
Bに形成された金属薄板24は、5μm程度の膜厚で、
該下面21Bを気密にして耐水構造を達成している。こ
のように5μm程度で、十分な耐水性が達成できるの
は、Siチップ21の下面21Bが平坦となっていて、
金属薄板24との高い密着性が得られるからである。
尚、Siチップ21の下面21Bに金属薄板(Au)2
4を形成するにあたっては、蒸着スパッタリング等が用
いられる。尚、耐圧性に関しては、Siチップの上面2
1Aに形成される被覆部23Aの厚さを厚く(500μ
m程度)することによって十分達成される。仮に、耐圧
性をより一層向上させるのであれば、図5に示す半導体
装置30のように、Siチップ31自体の厚さを、通常
の厚さ(500μm程度)より厚くすれば良い(例えば
1000μm程度)。
【0017】又、上述の金属薄板24を接地させたり、
或はバイアス電圧を掛けることによって、容易に半導体
チップ21の接地或はバイアス電圧の印加を行うことが
できる。
【0018】図6は、上記第2実施例で示した構造の半
導体装置の下面41B側の被覆部を形成する金属薄膜4
4(図では上側)に放熱フィン(金属(Al)フィン)
45を接着させた半導体装置の変形例を示すものであ
る。この変形例の半導体装置40は、Siチップ41の
下面(活性化領域が形成された面の反対側の面)41B
に熱伝導性の高い金属薄板(Au)44が接続されて被
覆部の下側面を形成しているため、この金属板44に放
熱フィン45を直接ハンダ付けすることで、構成簡単で
しかも熱抵抗が低減された冷却効率の良い半導体装置の
冷却構造が得られる。又、かかる構造は従前のものに比
して部品点数、製造工程も少なく、生産コストも大幅に
低減される。
【0019】(第3実施例)図7は、Siチップ51の
上面51A,下面51B及び側面51Cをプラスチック
製の被覆部53にて覆った第3実施例の実装構造を示す
断面図である(図7は半導体装置50の上下を逆にして
配線基板90に搭載した状態を示している)。このよう
な実装構造を形成するに当たっては、ダイシングされた
Siチップ51全面にプラスチックの溶剤を塗布し、そ
の後、Siチップ51の電極54,54…に対応する位
置にエッチングによって接続孔55,55…を開け、こ
れにハンダバンプ52,52…を挿着すれば良い。この
ようにSiチップ51全面にプラスチックを塗布すると
云う極めて簡便なプロセスで半導体チップの実装構造が
達成されるので生産コストが低減され、しかも製造工程
の簡略化、部品点数の現象により歩留りが向上する。
【0020】尚、このようにプラスチックにて被覆部5
3を形成した場合、プラスチックが熱変化に応じて伸縮
し易いため、温度サイクルが生じた場合であっても半導
体チップとプラスチック製被覆部53との間には、従来
の実装構造においてチップとセラミックパッケージとの
間に生じていたような熱ひずみが生じることはない。
【0021】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、被
覆部を形成するに当たっては、シリコン酸化膜に限ら
ず、例えばSi3N4等、他のシリコン化合物を用いても
よい。又、Siチップの下面に密着される金属薄板は、
金(Au)薄板に限らず他の金属の薄板を形成するよう
にしてもよい。
【0022】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、構成簡単な実装構造にて、
温度サイクルに起因して発生する熱ひずみによる配線構
造の接合部の疲労破壊をなくして、熱抵抗が低減された
信頼性の高い実装構造を達成することができる。また、
本発明の実装構造は部品点数が少ないため故障率も低減
される。
【図面の簡単な説明】
【図1】半導体チップの上面、下面及び側面を酸化シリ
コンから成る被覆部にて覆った第1実施例の実装構造を
示す半導体装置10の縦断面図である。
【図2】半導体装置10に形成されたバンプ構造を示す
要部拡大断面図である。
【図3】被覆部3の形成方法を示す断面図である。
【図4】半導体チップの上面及び側面を酸化シリコンで
覆い、下面を金属薄板で覆った第2実施例の実装構造を
示す半導体装置20の縦断面図である。
【図5】半導体チップ自体の厚さを、通常の厚さより厚
くして耐圧性をより一層向上させた変形例を示す半導体
装置30の縦断面図である。
【図6】半導体チップの下面に形成された金属薄板に放
熱フィンを接着させた変形例を示す半導体装置40の縦
断面図である。
【図7】半導体チップの上面、下面及び側面をプラスチ
ックで覆った第3実施例にの実装構造を示す半導体装置
50の縦断面図である。
【図8】セラミック製のパッケージを用いた従来の半導
体チップの実装構造を示す半導体装置80の縦断面図で
ある。
【符号の説明】
1,21,51 半導体チップ(Siチップ) 1A,21A,51A 半導体チップ上面 1B,21B,51B 半導体チップ下面 1C,21C,51C 半導体チップ側面 2,22,52 ハンダバンプ 3,23,53 被覆部 3a 挿通孔 10,20,50 半導体装置 11 チップの電極 24 金属薄板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/29 23/31 8617−4M H01L 23/30 Z (72)発明者 福本 康治 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 大泉 正恭 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 浅利 典克 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 市川 浩 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 活性化領域が形成された半導体チップの
    上面、並びに、該チップの下面及び側面に半導体チップ
    と同一の元素を含有する化合物から成るパッケージ被覆
    部が形成されると共にチップ上面に形成された被覆部の
    所定位置に半導体チップの電極に対応して挿通孔が設け
    られ、この挿通孔にハンダバンプが装着されて引出し電
    極が形成されていることを特徴とする半導体装置の実装
    構造。
  2. 【請求項2】 活性化領域が形成された半導体チップの
    上面及び該チップの側面に半導体チップと同一の元素を
    含有する化合物から成るパッケージ被覆部が形成され、
    その下面に金属薄板が形成されると共に、上記チップ上
    面に形成された被覆部の所定位置に半導体チップの電極
    に対応して挿通孔が設けられ、この挿通孔にハンダバン
    プが装着されて引出し電極が形成されていることを特徴
    とする半導体装置の実装構造。
  3. 【請求項3】 活性化領域が形成された半導体チップの
    上面並びに、該チップの下面及び側面にプラスチック製
    被覆部が形成されると共にチップ上面に形成されたプラ
    スチック製被覆部の所定位置に半導体チップの電極に対
    応して挿通孔が設けられ、この挿通孔にハンダバンプが
    装着されて引出し電極が形成されていることを特徴とす
    る半導体装置の実装構造。
JP23444691A 1991-09-13 1991-09-13 半導体装置の実装構造 Pending JPH0574776A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23444691A JPH0574776A (ja) 1991-09-13 1991-09-13 半導体装置の実装構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23444691A JPH0574776A (ja) 1991-09-13 1991-09-13 半導体装置の実装構造

Publications (1)

Publication Number Publication Date
JPH0574776A true JPH0574776A (ja) 1993-03-26

Family

ID=16971135

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23444691A Pending JPH0574776A (ja) 1991-09-13 1991-09-13 半導体装置の実装構造

Country Status (1)

Country Link
JP (1) JPH0574776A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19526511A1 (de) * 1994-07-22 1996-01-25 Mitsubishi Electric Corp Halbleitervorrichtung und Verfahren zu deren Herstellung und Montage
EP0706208A3 (en) * 1994-10-03 1998-01-14 Kabushiki Kaisha Toshiba Semiconductor package integral with semiconductor chip and method of manufacturing thereof
JP2004221125A (ja) * 2003-01-09 2004-08-05 Sharp Corp 半導体装置及びその製造方法
JP2016015419A (ja) * 2014-07-02 2016-01-28 株式会社ユーテック 電子部品及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19526511A1 (de) * 1994-07-22 1996-01-25 Mitsubishi Electric Corp Halbleitervorrichtung und Verfahren zu deren Herstellung und Montage
EP0706208A3 (en) * 1994-10-03 1998-01-14 Kabushiki Kaisha Toshiba Semiconductor package integral with semiconductor chip and method of manufacturing thereof
JP2004221125A (ja) * 2003-01-09 2004-08-05 Sharp Corp 半導体装置及びその製造方法
JP2016015419A (ja) * 2014-07-02 2016-01-28 株式会社ユーテック 電子部品及びその製造方法

Similar Documents

Publication Publication Date Title
US5648682A (en) Resin-sealed semiconductor device and lead frame used in a resin-sealed semiconductor device
EP1167281B1 (en) Chip scale surface-mountable packaging method for electronic and MEMS devices
US4809135A (en) Chip carrier and method of fabrication
CN101356633A (zh) 半导体裸片的封装方法以及通过该方法形成的裸片封装
JP2001308220A (ja) 半導体パッケージ及びその製造方法
JP2012156551A (ja) コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント
US4099200A (en) Package for semiconductor beam lead devices
JP2003197856A (ja) 半導体装置
JP3262728B2 (ja) 半導体装置及びその製造方法
JPH06204285A (ja) 半導体装置及びその製造方法
JP3402086B2 (ja) 半導体装置およびその製造方法
KR0148080B1 (ko) 반도체 리드프레임 제조방법 및 그를 이용한 반도체 칩 패키지 제조방법
JPH0574776A (ja) 半導体装置の実装構造
US5278101A (en) Semiconductor device and method for manufacturing the same
JPH10144723A (ja) 半導体装置の製造方法
JP3617346B2 (ja) 半導体圧力センサ
JPH08148647A (ja) 半導体装置
JPH11345901A (ja) 半導体パッケージ
JPH0878476A (ja) 半導体集積回路装置
JP3086305B2 (ja) センサー及びその製造方法
KR100686003B1 (ko) 고주파 소자 패키지 및 그 제조 방법
JPH0778910A (ja) 半導体装置
JP2531441B2 (ja) 半導体装置
JP3610903B2 (ja) 半導体装置の実装構造
JPH03153061A (ja) 半導体装置とその製造方法