JPH0574815A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0574815A JPH0574815A JP23495991A JP23495991A JPH0574815A JP H0574815 A JPH0574815 A JP H0574815A JP 23495991 A JP23495991 A JP 23495991A JP 23495991 A JP23495991 A JP 23495991A JP H0574815 A JPH0574815 A JP H0574815A
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- JP
- Japan
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- layer
- doped
- gainas
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- graded
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- Pending
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- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 本発明は、低雑音、高速動作を達成し、さら
に高出力を実現するＦＥＴを提供することを目的とす
る。 【構成】 ｎ型の不純物をドープしたＧａＩｎＡｓから
なる第１、第２の電子供給層（３１）、（３２）の間に
はＩｎ組成ｘを変化させた第１、第２のノンドープＧａ
1-X ＩｎX Ａｓグレーディッド層（４１）、（４２）が
積層して設けられている。第１のノンドープＧａ1-X Ｉ
ｎX Ａｓグレーディッド層（４１）は、ＧａＩｎＡｓか
らＩｎ組成ｘを徐々に上げて形成され、第２のノンドー
プＧａ1-X ＩｎX Ａｓグレーディッド層（４２）は、前
述の第１のグレーディッド層（４１）からＩｎ組成ｘを
徐々に下げて上面ではＧａＩｎＡｓとなっている。この
ためＩｎ組成ｘが最大である領域にキャリア電子が最も
多く存在し、その大部分のキャリア電子は、電子供給層
（３１）、（３２）にドーピングされた不純物と空間的
に分離されることになる。
に高出力を実現するＦＥＴを提供することを目的とす
る。 【構成】 ｎ型の不純物をドープしたＧａＩｎＡｓから
なる第１、第２の電子供給層（３１）、（３２）の間に
はＩｎ組成ｘを変化させた第１、第２のノンドープＧａ
1-X ＩｎX Ａｓグレーディッド層（４１）、（４２）が
積層して設けられている。第１のノンドープＧａ1-X Ｉ
ｎX Ａｓグレーディッド層（４１）は、ＧａＩｎＡｓか
らＩｎ組成ｘを徐々に上げて形成され、第２のノンドー
プＧａ1-X ＩｎX Ａｓグレーディッド層（４２）は、前
述の第１のグレーディッド層（４１）からＩｎ組成ｘを
徐々に下げて上面ではＧａＩｎＡｓとなっている。この
ためＩｎ組成ｘが最大である領域にキャリア電子が最も
多く存在し、その大部分のキャリア電子は、電子供給層
（３１）、（３２）にドーピングされた不純物と空間的
に分離されることになる。
Description
【０００１】
【産業上の利用分野】本発明は、低雑音かつ高速で動作
する電界効果トランジスタ（ＦＥＴ）に関するものであ
る。
する電界効果トランジスタ（ＦＥＴ）に関するものであ
る。
【０００２】
【従来の技術】ｎ型のＧａＩｎＡｓをチャネルとするＦ
ＥＴの従来の技術として、例えば特開昭６３−９０８６
１号公報、特開昭６３−２７２０８０号公報、特開昭６
４−２３７１号公報などがある。
ＥＴの従来の技術として、例えば特開昭６３−９０８６
１号公報、特開昭６３−２７２０８０号公報、特開昭６
４−２３７１号公報などがある。
【０００３】
【発明が解決しようとする課題】これらの技術では、Ｇ
ａＩｎＡｓチャネル層中に均一にＳｉをドーピングして
いるため、キャリアである電子はこのＳｉに散乱され、
十分な速度オーバーシュート効果が得られず、十分な特
性が得られなかった。また特開昭６３−９０８６１号公
報では、ＧａＩｎＡｓチャネル層中にＳｉをプラナード
ープさせる技術も開示されている。しかしプラナードー
プ層だけでは、深いゲートしきい値電圧Ｖｔｈを持った
ＦＥＴを作ることが難しい。そのため、高い出力を持っ
たＦＥＴを製造できないといった問題や、回路設計上の
余裕度が小さい等の問題があった。
ａＩｎＡｓチャネル層中に均一にＳｉをドーピングして
いるため、キャリアである電子はこのＳｉに散乱され、
十分な速度オーバーシュート効果が得られず、十分な特
性が得られなかった。また特開昭６３−９０８６１号公
報では、ＧａＩｎＡｓチャネル層中にＳｉをプラナード
ープさせる技術も開示されている。しかしプラナードー
プ層だけでは、深いゲートしきい値電圧Ｖｔｈを持った
ＦＥＴを作ることが難しい。そのため、高い出力を持っ
たＦＥＴを製造できないといった問題や、回路設計上の
余裕度が小さい等の問題があった。
【０００４】そこで本発明は、ＧａＩｎＡｓをチャネル
とするＦＥＴにおいて、従来のものよりも低雑音で高速
動作し、その上高出力なＦＥＴを提供するものである。
とするＦＥＴにおいて、従来のものよりも低雑音で高速
動作し、その上高出力なＦＥＴを提供するものである。
【０００５】
【課題を解決するための手段】かかる目的を達成するた
め、本発明に係るＦＥＴは、ｎ型の不純物をドープした
第１及び第２のＧａＩｎＡｓ電子供給層の間に、Ｉｎ組
成ｘを変化させた第１及び第２のノンドープＧａ1-X Ｉ
ｎX Ａｓグレーディッド層が積層して設けられており、
第１のノンドープＧａ1-X ＩｎX Ａｓグレーディッド層
は、ＧａＩｎＡｓからＩｎ組成ｘを徐々に上げて形成さ
れ、第２のノンドープＧａ1-X ＩｎX Ａｓグレーディッ
ド層は、前述の第１のグレーディッド層からＩｎ組成ｘ
を徐々に下げて上面ではＧａＩｎＡｓとなっていること
を特徴とする。
め、本発明に係るＦＥＴは、ｎ型の不純物をドープした
第１及び第２のＧａＩｎＡｓ電子供給層の間に、Ｉｎ組
成ｘを変化させた第１及び第２のノンドープＧａ1-X Ｉ
ｎX Ａｓグレーディッド層が積層して設けられており、
第１のノンドープＧａ1-X ＩｎX Ａｓグレーディッド層
は、ＧａＩｎＡｓからＩｎ組成ｘを徐々に上げて形成さ
れ、第２のノンドープＧａ1-X ＩｎX Ａｓグレーディッ
ド層は、前述の第１のグレーディッド層からＩｎ組成ｘ
を徐々に下げて上面ではＧａＩｎＡｓとなっていること
を特徴とする。
【０００６】なお、本発明に係るＦＥＴの構造におい
て、前述の第１及び第２のＧａＩｎＡｓ電子供給層は、
ｎ型の不純物がデルタドープされたものであってもよ
い。
て、前述の第１及び第２のＧａＩｎＡｓ電子供給層は、
ｎ型の不純物がデルタドープされたものであってもよ
い。
【０００７】
【作用】第１及び第２のＧａＩｎＡｓ電子供給層の間に
設けられているノンドープＧａ1-X ＩｎX Ａｓグレーデ
ィッド層のＩｎ組成ｘは、第１の電子供給層上から徐々
に増加し、そして第２の電子供給層に近付くにしたがっ
て徐々に減少している。このためＩｎ組成ｘが最大であ
る領域にキャリア電子が最も多く存在し、その大部分の
キャリア電子は、電子供給層にドープされたｎ型の不純
物と空間的に分離されることになる。したがって不純物
によるキャリア電子への散乱の影響が小さくなり、十分
な速度オーバーシュートを得ることができる。
設けられているノンドープＧａ1-X ＩｎX Ａｓグレーデ
ィッド層のＩｎ組成ｘは、第１の電子供給層上から徐々
に増加し、そして第２の電子供給層に近付くにしたがっ
て徐々に減少している。このためＩｎ組成ｘが最大であ
る領域にキャリア電子が最も多く存在し、その大部分の
キャリア電子は、電子供給層にドープされたｎ型の不純
物と空間的に分離されることになる。したがって不純物
によるキャリア電子への散乱の影響が小さくなり、十分
な速度オーバーシュートを得ることができる。
【０００８】なお、ｎ型の不純物をデルタドープするこ
とによって、その不純物の存在位置とキャリア電子の存
在位置をさらに遠ざけることができる。
とによって、その不純物の存在位置とキャリア電子の存
在位置をさらに遠ざけることができる。
【０００９】
【実施例】図１は、本発明の第１の実施例であるＦＥＴ
の製造工程を示す工程断面図である。半導体基板として
ＧａＡｓ基板１を用い、このＧａＡｓ基板１上に、例え
ば有機金属気相成長法（ＯＭＶＰＥ法）により、ノンド
ープＧａＡｓのバッファ層２（バックグラウンドｐ型、
ｐ＝３×１０15ｃｍ-3）を５０００オングストロームの
厚さにエピタキシャル成長させる（図１（ａ）参照）。
次に、ｎ型の不純物としてＳｉを均一にドープしたＧａ
ＩｎＡｓからなる第１の電子供給層３１（Ｉｎ組成ｘ＝
０．１、キャリア密度ｎ＝４×１０18ｃｍ-3）を５０オ
ングストロームの厚さに成長させる（図１（ｂ）参
照）。その第１のＧａＩｎＡｓ電子供給層３１上に、Ｉ
ｎ組成ｘ＝０．１のＧａＩｎＡｓからｘの値を序々に上
げ、最上層ではＩｎ組成ｘの値が０．２となっている第
１のノンドープＧａ1-X ＩｎX Ａｓグレーディッド層４
１を４０オングストロームの厚さに成長させる。次に、
Ｉｎ組成ｘを０．２から序々に下げ、最上層ではｘの値
が０．１のＧａＩｎＡｓとなっている第２のノンドープ
Ｇａ1-X ＩｎX Ａｓグレーディッド層４２を４０オング
ストロームの厚さに成長させる。その第２のグレーディ
ッド層４１上に、ｎ型の不純物としてＳｉを均一にドー
プしたＧａＩｎＡｓからなる第２の電子供給層３２（ｘ
＝０．１、ｎ＝４×１０18ｃｍ-3）を５０オングストロ
ームの厚さに成長させる（図１（ｃ）参照）。その第２
のＧａＩｎＡｓ電子供給層３２上に、ノンドープのＧａ
Ａｓからなるキャップ層５を４００オングストロームの
厚さに成長させる。そして最後に、このキャップ層５上
にゲート電極６、ソース電極７、ドレイン電極８を形成
して本実施例のＦＥＴが構成される。
の製造工程を示す工程断面図である。半導体基板として
ＧａＡｓ基板１を用い、このＧａＡｓ基板１上に、例え
ば有機金属気相成長法（ＯＭＶＰＥ法）により、ノンド
ープＧａＡｓのバッファ層２（バックグラウンドｐ型、
ｐ＝３×１０15ｃｍ-3）を５０００オングストロームの
厚さにエピタキシャル成長させる（図１（ａ）参照）。
次に、ｎ型の不純物としてＳｉを均一にドープしたＧａ
ＩｎＡｓからなる第１の電子供給層３１（Ｉｎ組成ｘ＝
０．１、キャリア密度ｎ＝４×１０18ｃｍ-3）を５０オ
ングストロームの厚さに成長させる（図１（ｂ）参
照）。その第１のＧａＩｎＡｓ電子供給層３１上に、Ｉ
ｎ組成ｘ＝０．１のＧａＩｎＡｓからｘの値を序々に上
げ、最上層ではＩｎ組成ｘの値が０．２となっている第
１のノンドープＧａ1-X ＩｎX Ａｓグレーディッド層４
１を４０オングストロームの厚さに成長させる。次に、
Ｉｎ組成ｘを０．２から序々に下げ、最上層ではｘの値
が０．１のＧａＩｎＡｓとなっている第２のノンドープ
Ｇａ1-X ＩｎX Ａｓグレーディッド層４２を４０オング
ストロームの厚さに成長させる。その第２のグレーディ
ッド層４１上に、ｎ型の不純物としてＳｉを均一にドー
プしたＧａＩｎＡｓからなる第２の電子供給層３２（ｘ
＝０．１、ｎ＝４×１０18ｃｍ-3）を５０オングストロ
ームの厚さに成長させる（図１（ｃ）参照）。その第２
のＧａＩｎＡｓ電子供給層３２上に、ノンドープのＧａ
Ａｓからなるキャップ層５を４００オングストロームの
厚さに成長させる。そして最後に、このキャップ層５上
にゲート電極６、ソース電極７、ドレイン電極８を形成
して本実施例のＦＥＴが構成される。
【００１０】次に、このようにして作製されたＦＥＴの
動作を、図２のエネルギーバンド図と共に説明する。図
２（ａ）は、従来のＳｉを均一にドーピングさせたｎ型
のＧａＩｎＡｓチャネルＦＥＴのチャネル部分を拡大し
たエネルギーバンド図である。同図において、符号２１
はＧａＩｎＡｓチャネル層、符号２２はＧａＡｓバッフ
ァ層、符号２３はキャップ層をそれぞれ示しており、符
号２４は伝導帯レベル、符号２５は価電子帯レベルをそ
れぞれ示している。これに対して図２（ｂ）は、本発明
のＦＥＴのチャネル部分を拡大したエネルギーバンド図
である。この図では、図１の各エピタキシャル層２〜５
に対応する部分を同一の符号で示してあり、符号２６は
伝導帯レベル、符号２７は価電子帯レベルをそれぞれ示
している。なお、図２（ａ）、（ｂ）において、Ｅ0 及
びＥ1は量子化されたエネルギー準位を示しており、一
点鎖線で示した曲線９１、９２はそれぞれエネルギー準
位Ｅ0 及びＥ1 における電子の存在確率を示している。
動作を、図２のエネルギーバンド図と共に説明する。図
２（ａ）は、従来のＳｉを均一にドーピングさせたｎ型
のＧａＩｎＡｓチャネルＦＥＴのチャネル部分を拡大し
たエネルギーバンド図である。同図において、符号２１
はＧａＩｎＡｓチャネル層、符号２２はＧａＡｓバッフ
ァ層、符号２３はキャップ層をそれぞれ示しており、符
号２４は伝導帯レベル、符号２５は価電子帯レベルをそ
れぞれ示している。これに対して図２（ｂ）は、本発明
のＦＥＴのチャネル部分を拡大したエネルギーバンド図
である。この図では、図１の各エピタキシャル層２〜５
に対応する部分を同一の符号で示してあり、符号２６は
伝導帯レベル、符号２７は価電子帯レベルをそれぞれ示
している。なお、図２（ａ）、（ｂ）において、Ｅ0 及
びＥ1は量子化されたエネルギー準位を示しており、一
点鎖線で示した曲線９１、９２はそれぞれエネルギー準
位Ｅ0 及びＥ1 における電子の存在確率を示している。
【００１１】この２つの図からわかるように、従来のＦ
ＥＴ（図２（ａ）参照）では、電子の存在する領域がほ
とんどｎ型のＧａＩｎＡｓチャネル層２１の量子井戸内
であり、電子はＧａＩｎＡｓ中のＳｉにより散乱され十
分な速度オーバーシュートが得られない。そのため、ソ
ース抵抗の増大、及びトランスコンダクタンス（ｇｍ）
の低下を招く。これに対して本発明のＦＥＴでは（図２
（ｂ）参照）、キャリア電子の存在する領域のほとんど
がノンドープＧａＩｎＡｓグレーディッド層４１、４２
にあり、特にＩｎ組成が最大であるグレーディッド層４
１と４２の境界領域に相当する量子井戸の最底部におい
てその電子の存在確率９１が最大となる。このグレーデ
ィッド層４１と４２には、不純物であるＳｉがほとんど
存在しないため、キャリア電子はＳｉによる散乱の影響
をほとんど受けることがない。したがって、従来のＦＥ
Ｔよりも高い速度オーバーシュートを有し、低いソース
抵抗、高いトランスコンダクタンス（ｇｍ）を得ること
ができる。
ＥＴ（図２（ａ）参照）では、電子の存在する領域がほ
とんどｎ型のＧａＩｎＡｓチャネル層２１の量子井戸内
であり、電子はＧａＩｎＡｓ中のＳｉにより散乱され十
分な速度オーバーシュートが得られない。そのため、ソ
ース抵抗の増大、及びトランスコンダクタンス（ｇｍ）
の低下を招く。これに対して本発明のＦＥＴでは（図２
（ｂ）参照）、キャリア電子の存在する領域のほとんど
がノンドープＧａＩｎＡｓグレーディッド層４１、４２
にあり、特にＩｎ組成が最大であるグレーディッド層４
１と４２の境界領域に相当する量子井戸の最底部におい
てその電子の存在確率９１が最大となる。このグレーデ
ィッド層４１と４２には、不純物であるＳｉがほとんど
存在しないため、キャリア電子はＳｉによる散乱の影響
をほとんど受けることがない。したがって、従来のＦＥ
Ｔよりも高い速度オーバーシュートを有し、低いソース
抵抗、高いトランスコンダクタンス（ｇｍ）を得ること
ができる。
【００１２】次に、本発明の第２の実施例について図３
を用いて説明する。
を用いて説明する。
【００１３】同図（ａ）は、第２の実施例に係るＦＥＴ
の構造断面図を示したものである。本実施例のＦＥＴの
製造方法は基本的には第１の実施例と同様であるが、第
１、第２のＧａＩｎＡｓ電子供給層３３、３４中の不純
物Ｓｉはデルタドープによるものである（図中破線部
分）。すなわち第１、第２の電子供給層３３、３４は、
ノンドープのＧａＩｎＡｓをエピタキシャル成長した後
に、イオン打ち込み法によりそれぞれの層の中間深さに
Ｓｉを一原子層の厚さでシート状にドープしたものであ
る。
の構造断面図を示したものである。本実施例のＦＥＴの
製造方法は基本的には第１の実施例と同様であるが、第
１、第２のＧａＩｎＡｓ電子供給層３３、３４中の不純
物Ｓｉはデルタドープによるものである（図中破線部
分）。すなわち第１、第２の電子供給層３３、３４は、
ノンドープのＧａＩｎＡｓをエピタキシャル成長した後
に、イオン打ち込み法によりそれぞれの層の中間深さに
Ｓｉを一原子層の厚さでシート状にドープしたものであ
る。
【００１４】図３（ｂ）は、この第２の実施例のＦＥＴ
のチャネル部分を拡大したエネルギーバンド図である。
このバンド図では、同図（ａ）の各エピタキシャル層２
〜５に対応する部分を同一の符号で示し、その他の部分
については第１の実施例と同一の箇所には同一の符号を
用いて示している。図（ｂ）からわかるように、キャリ
ア電子の存在する領域は、ほとんどがノンドープＧａＩ
ｎＡｓグレーディッド層４１、４２にあり、特にＩｎ組
成が最大であるグレーディッド層４１と４２の境界領域
に相当する量子井戸の最底部においてその電子の存在確
率９１が最大となる。また、不純物がシート状にデルタ
ドープされていることから、Ｓｉの存在位置９２とキャ
リア電子の存在位置９１との間隔は第１の実施例におけ
る構造よりも遠く離れ、Ｓｉの影響によるキャリア電子
の散乱を一層少なくすることができる。したがって、第
１の実施例に示す以上に、高い速度オーバーシュートを
有した低いソース抵抗、高いトランスコンダクタンス
（ｇｍ）のＦＥＴを効果的に得ることができる。
のチャネル部分を拡大したエネルギーバンド図である。
このバンド図では、同図（ａ）の各エピタキシャル層２
〜５に対応する部分を同一の符号で示し、その他の部分
については第１の実施例と同一の箇所には同一の符号を
用いて示している。図（ｂ）からわかるように、キャリ
ア電子の存在する領域は、ほとんどがノンドープＧａＩ
ｎＡｓグレーディッド層４１、４２にあり、特にＩｎ組
成が最大であるグレーディッド層４１と４２の境界領域
に相当する量子井戸の最底部においてその電子の存在確
率９１が最大となる。また、不純物がシート状にデルタ
ドープされていることから、Ｓｉの存在位置９２とキャ
リア電子の存在位置９１との間隔は第１の実施例におけ
る構造よりも遠く離れ、Ｓｉの影響によるキャリア電子
の散乱を一層少なくすることができる。したがって、第
１の実施例に示す以上に、高い速度オーバーシュートを
有した低いソース抵抗、高いトランスコンダクタンス
（ｇｍ）のＦＥＴを効果的に得ることができる。
【００１５】
【発明の効果】以上説明したように本発明のＦＥＴによ
れば、従来のＧａＩｎＡｓをチャネル層とするＦＥＴに
比較して不純物による散乱が大幅に低減されるので、低
いソース抵抗、高いトランスコンダクタンス（ｇｍ）を
得ることができる。したがって、低雑音、高速動作を達
成することができ、その上高出力のＦＥＴを得ることが
できる。
れば、従来のＧａＩｎＡｓをチャネル層とするＦＥＴに
比較して不純物による散乱が大幅に低減されるので、低
いソース抵抗、高いトランスコンダクタンス（ｇｍ）を
得ることができる。したがって、低雑音、高速動作を達
成することができ、その上高出力のＦＥＴを得ることが
できる。
【図１】本発明の第１の実施例であるＦＥＴの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図２】第１の実施例の動作を説明するためのエネルギ
ーバンド図である。
ーバンド図である。
【図３】本発明の第２の実施例であるＦＥＴ構造、及び
そのエネルギー状態を示す図である。
そのエネルギー状態を示す図である。
１…ＧａＡｓ基板、２…バッファ層、３１…第１のチャ
ネル層、３２…第２のチャネル層、４１…第１のグレー
ディッド層、４２…第２のグレーディッド層、５…キャ
ップ層、６…ゲート電極、７…ソース電極、８…ドレイ
ン電極
ネル層、３２…第２のチャネル層、４１…第１のグレー
ディッド層、４２…第２のグレーディッド層、５…キャ
ップ層、６…ゲート電極、７…ソース電極、８…ドレイ
ン電極
Claims (2)
- 【請求項１】 半絶縁性ＧａＡｓ基板と、 前記半絶縁性ＧａＡｓ基板上に形成され、ＧａＡｓに格
子整合する高抵抗の半導体からなるバッファ層と、 前記バッファ層上に、ｎ型の不純物をドープして形成さ
れた第１のＧａＩｎＡｓ電子供給層と、 前記第１の電子供給層上に、ＧａＩｎＡｓからＩｎ組成
ｘを徐々に上げて形成された第１のノンドープＧａ1-X
ＩｎX Ａｓグレーディッド層と、 前記第１のグレーディッド層上に、該第１のグレーディ
ッド層からＩｎ組成ｘを徐々に下げて上面ではＧａＩｎ
Ａｓとなっている第２のノンドープＧａ1-X ＩｎX Ａｓ
グレーディッド層と、 前記第２のグレーディッド層上に、ｎ型の不純物をドー
プして形成された第２のＧａＩｎＡｓ電子供給層と、 前記第２の電子供給層上に形成されたＧａＡｓまたはＡ
ｌＧａＡｓからなるキャップ層と、 前記第２のキャップ層上に形成されたソース、ドレイ
ン、及びゲートの各電極とを有することを特徴とする電
界効果トランジスタ。 - 【請求項２】 前記第１、第２のＧａＩｎＡｓ電子供給
層は、ｎ型の不純物がデルタドープされたものである請
求項１記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23495991A JPH0574815A (ja) | 1991-09-13 | 1991-09-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23495991A JPH0574815A (ja) | 1991-09-13 | 1991-09-13 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574815A true JPH0574815A (ja) | 1993-03-26 |
Family
ID=16978941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23495991A Pending JPH0574815A (ja) | 1991-09-13 | 1991-09-13 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574815A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168159A (ja) * | 1986-01-20 | 1987-07-24 | Konishiroku Photo Ind Co Ltd | カラ−画像形成方法 |
-
1991
- 1991-09-13 JP JP23495991A patent/JPH0574815A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168159A (ja) * | 1986-01-20 | 1987-07-24 | Konishiroku Photo Ind Co Ltd | カラ−画像形成方法 |
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