JPH0574816A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0574816A JPH0574816A JP23496191A JP23496191A JPH0574816A JP H0574816 A JPH0574816 A JP H0574816A JP 23496191 A JP23496191 A JP 23496191A JP 23496191 A JP23496191 A JP 23496191A JP H0574816 A JPH0574816 A JP H0574816A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- doped
- gaas
- graded
- electron supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 本発明は、低雑音、高速動作を達成し、さら
に高出力を実現するＦＥＴを提供することを目的とす
る。 【構成】 ｎ型の不純物をドープしたＧａＡｓからなる
第１、第２の電子供給層（３１）、（３２）の間に、Ｉ
ｎ組成ｘを変化させた第１、第２のノンドープＧａ1-X
ＩｎX Ａｓグレーディッド層（４１）、（４２）が積層
して設けられている。第１のノンドープＧａ1-X ＩｎX
Ａｓグレーディッド層（４１）は、ＧａＡｓからＩｎ組
成ｘを徐々に上げて形成され、第２のノンドープＧａ
1-X ＩｎX Ａｓグレーディッド層（４２）は、前述の第
１のグレーディッド層（４１）からＩｎ組成ｘを徐々に
下げて上面ではＧａＡｓとなっている。このためＩｎ組
成ｘが最大である領域にキャリア電子が最も多く存在
し、その大部分のキャリア電子は、第１、第２の電子供
給層（３１）、（３２）にドープされた不純物と空間的
に分離されることになる。
に高出力を実現するＦＥＴを提供することを目的とす
る。 【構成】 ｎ型の不純物をドープしたＧａＡｓからなる
第１、第２の電子供給層（３１）、（３２）の間に、Ｉ
ｎ組成ｘを変化させた第１、第２のノンドープＧａ1-X
ＩｎX Ａｓグレーディッド層（４１）、（４２）が積層
して設けられている。第１のノンドープＧａ1-X ＩｎX
Ａｓグレーディッド層（４１）は、ＧａＡｓからＩｎ組
成ｘを徐々に上げて形成され、第２のノンドープＧａ
1-X ＩｎX Ａｓグレーディッド層（４２）は、前述の第
１のグレーディッド層（４１）からＩｎ組成ｘを徐々に
下げて上面ではＧａＡｓとなっている。このためＩｎ組
成ｘが最大である領域にキャリア電子が最も多く存在
し、その大部分のキャリア電子は、第１、第２の電子供
給層（３１）、（３２）にドープされた不純物と空間的
に分離されることになる。
Description
【０００１】
【産業上の利用分野】本発明は、低雑音かつ高速で動作
する電界効果トランジスタ（ＦＥＴ）に関するものであ
る。
する電界効果トランジスタ（ＦＥＴ）に関するものであ
る。
【０００２】
【従来の技術】ｎ型のＧａＩｎＡｓをチャネルとするＦ
ＥＴの従来の技術として、例えば特開昭６３−９０８６
１号公報、特開昭６３−２７２０８０号公報、特開昭６
４−２３７１号公報などがある。
ＥＴの従来の技術として、例えば特開昭６３−９０８６
１号公報、特開昭６３−２７２０８０号公報、特開昭６
４−２３７１号公報などがある。
【０００３】
【発明が解決しようとする課題】これらの技術では、Ｇ
ａＩｎＡｓチャネル層中に均一にＳｉをドーピングして
いるため、キャリアである電子はこのＳｉに散乱され、
十分な速度オーバーシュート効果が得られず、十分な特
性が得られなかった。また特開昭６３−９０８６１号公
報では、ＧａＩｎＡｓチャネル層中にＳｉをプラナード
ープさせる技術も開示されている。しかしプラナードー
プ層だけでは、深いゲートしきい値電圧Ｖｔｈを持った
ＦＥＴを作ることが難しい。そのため、高い出力を持っ
たＦＥＴを製造できないといった問題や、回路設計上の
余裕度が小さい等の問題があった。
ａＩｎＡｓチャネル層中に均一にＳｉをドーピングして
いるため、キャリアである電子はこのＳｉに散乱され、
十分な速度オーバーシュート効果が得られず、十分な特
性が得られなかった。また特開昭６３−９０８６１号公
報では、ＧａＩｎＡｓチャネル層中にＳｉをプラナード
ープさせる技術も開示されている。しかしプラナードー
プ層だけでは、深いゲートしきい値電圧Ｖｔｈを持った
ＦＥＴを作ることが難しい。そのため、高い出力を持っ
たＦＥＴを製造できないといった問題や、回路設計上の
余裕度が小さい等の問題があった。
【０００４】そこで本発明では、ＧａＩｎＡｓをチャネ
ルとするＦＥＴにおいて、従来のものよりも低雑音で高
速動作し、その上高出力なＦＥＴを提供する。
ルとするＦＥＴにおいて、従来のものよりも低雑音で高
速動作し、その上高出力なＦＥＴを提供する。
【０００５】
【課題を解決するための手段】かかる目的を達成するた
め、本発明に係るＦＥＴは、ｎ型の不純物をドープした
ＧａＡｓからなる第１及び第２の電子供給層の間に、Ｉ
ｎ組成ｘを変化させた第１及び第２のノンドープＧａ
1-X ＩｎX Ａｓグレーディッド層が積層して設けられて
いる。第１のノンドープＧａ1-X ＩｎX Ａｓグレーディ
ッド層は、ＧａＡｓからＩｎ組成ｘを徐々に上げて形成
され、第２のノンドープＧａ1-X ＩｎX Ａｓグレーディ
ッド層は、前述の第１のグレーディッド層からＩｎ組成
ｘを徐々に下げて上面ではＧａＡｓとなっていることを
特徴とする。
め、本発明に係るＦＥＴは、ｎ型の不純物をドープした
ＧａＡｓからなる第１及び第２の電子供給層の間に、Ｉ
ｎ組成ｘを変化させた第１及び第２のノンドープＧａ
1-X ＩｎX Ａｓグレーディッド層が積層して設けられて
いる。第１のノンドープＧａ1-X ＩｎX Ａｓグレーディ
ッド層は、ＧａＡｓからＩｎ組成ｘを徐々に上げて形成
され、第２のノンドープＧａ1-X ＩｎX Ａｓグレーディ
ッド層は、前述の第１のグレーディッド層からＩｎ組成
ｘを徐々に下げて上面ではＧａＡｓとなっていることを
特徴とする。
【０００６】なお、本発明に係るＦＥＴの構造におい
て、前述の第１及び第２の電子供給層は、ｎ型の不純物
がデルタドープされたものであってもよい。
て、前述の第１及び第２の電子供給層は、ｎ型の不純物
がデルタドープされたものであってもよい。
【０００７】
【作用】不純物がドープされたＧａＡｓからなる第１及
び第２の電子供給層の間には、ノンドープＧａ1-X Ｉｎ
X Ａｓグレーディッド層が設けられている。このグレー
ディッド層のＩｎ組成ｘは第１の電子供給層上から徐々
に増加し、そして第２の電子供給層に近付くにしたがっ
て徐々に減少している。このためＩｎ組成ｘが最大であ
る領域にキャリア電子が最も多く存在し、その大部分の
キャリア電子は、電子供給層にドープされた不純物と空
間的に分離されることになる。したがって不純物による
キャリア電子への散乱の影響が小さくなり、十分な速度
オーバーシュートを得ることができる。
び第２の電子供給層の間には、ノンドープＧａ1-X Ｉｎ
X Ａｓグレーディッド層が設けられている。このグレー
ディッド層のＩｎ組成ｘは第１の電子供給層上から徐々
に増加し、そして第２の電子供給層に近付くにしたがっ
て徐々に減少している。このためＩｎ組成ｘが最大であ
る領域にキャリア電子が最も多く存在し、その大部分の
キャリア電子は、電子供給層にドープされた不純物と空
間的に分離されることになる。したがって不純物による
キャリア電子への散乱の影響が小さくなり、十分な速度
オーバーシュートを得ることができる。
【０００８】なお、不純物をデルタドープすることによ
って、その不純物の存在位置とキャリア電子の存在位置
をさらに遠ざけることができる。
って、その不純物の存在位置とキャリア電子の存在位置
をさらに遠ざけることができる。
【０００９】
【実施例】図１は、本発明の第１の実施例であるＦＥＴ
の製造工程を示す工程断面図である。半導体基板として
ＧａＡｓ基板１を用い、このＧａＡｓ基板１上に、例え
ば有機金属気相成長法（ＯＭＶＰＥ法）により、ノンド
ープＧａＡｓのバッファ層２（バックグラウンドｐ型、
ｐ＝３×１０15ｃｍ-3）を５０００オングストロームの
厚さにエピタキシャル成長させる（図１（ａ）参照）。
次に、ｎ型の不純物としてＳｉを均一にドープしたＧａ
Ａｓからなる第１の電子供給層３１（キャリア密度ｎ＝
４×１０18ｃｍ-3）を５０オングストロームの厚さに成
長させる（図１（ｂ）参照）。その第１の電子供給層３
１上に、ＧａＡｓからＩｎ組成ｘの値を序々に上げ、最
上層ではｘの値が０．１５となっている第１のノンドー
プＧａ1-X ＩｎX Ａｓグレーディッド層４１を５０オン
グストロームの厚さに成長させる。次に、ｘを０．１５
から序々に下げ、最上層ではＧａＡｓとなっている第２
のノンドープＧａ1-X ＩｎX Ａｓグレーディッド層４２
を５０オングストロームの厚さに成長させる。その第２
のグレーディッド層４２上に、ｎ型の不純物としてＳｉ
を均一にドープしたＧａＡｓからなる第２の電子供給層
３２（ｎ＝４×１０18ｃｍ-3）を５０オングストローム
の厚さに成長させる（図１（ｃ）参照）。その第２の電
子供給層３２上に、ノンドープのＧａＡｓからなるキャ
ップ層５を４００オングストロームの厚さに成長させ
る。そして最後に、このキャップ層５上にゲート電極
６、ソース電極７、ドレイン電極８を形成して本実施例
のＦＥＴが構成される。
の製造工程を示す工程断面図である。半導体基板として
ＧａＡｓ基板１を用い、このＧａＡｓ基板１上に、例え
ば有機金属気相成長法（ＯＭＶＰＥ法）により、ノンド
ープＧａＡｓのバッファ層２（バックグラウンドｐ型、
ｐ＝３×１０15ｃｍ-3）を５０００オングストロームの
厚さにエピタキシャル成長させる（図１（ａ）参照）。
次に、ｎ型の不純物としてＳｉを均一にドープしたＧａ
Ａｓからなる第１の電子供給層３１（キャリア密度ｎ＝
４×１０18ｃｍ-3）を５０オングストロームの厚さに成
長させる（図１（ｂ）参照）。その第１の電子供給層３
１上に、ＧａＡｓからＩｎ組成ｘの値を序々に上げ、最
上層ではｘの値が０．１５となっている第１のノンドー
プＧａ1-X ＩｎX Ａｓグレーディッド層４１を５０オン
グストロームの厚さに成長させる。次に、ｘを０．１５
から序々に下げ、最上層ではＧａＡｓとなっている第２
のノンドープＧａ1-X ＩｎX Ａｓグレーディッド層４２
を５０オングストロームの厚さに成長させる。その第２
のグレーディッド層４２上に、ｎ型の不純物としてＳｉ
を均一にドープしたＧａＡｓからなる第２の電子供給層
３２（ｎ＝４×１０18ｃｍ-3）を５０オングストローム
の厚さに成長させる（図１（ｃ）参照）。その第２の電
子供給層３２上に、ノンドープのＧａＡｓからなるキャ
ップ層５を４００オングストロームの厚さに成長させ
る。そして最後に、このキャップ層５上にゲート電極
６、ソース電極７、ドレイン電極８を形成して本実施例
のＦＥＴが構成される。
【００１０】次に、このようにして作製されたＦＥＴの
動作を、図２のエネルギーバンド図と共に説明する。図
２（ａ）は、従来のＳｉを均一にドーピングさせたｎ型
のＧａＩｎＡｓチャネルＦＥＴのチャネル部分を拡大し
たエネルギーバンド図である。同図において、符号２１
はＧａＡｓチャネル層、符号２２はＧａＡｓバッファ
層、符号２３はキャップ層をそれぞれ示しており、符号
２４は伝導帯レベル、符号２５は価電子帯レベルをそれ
ぞれ示している。これに対して図２（ｂ）は、本発明の
ＦＥＴのチャネル部分を拡大したエネルギーバンド図で
ある。この図では、図１の各エピタキシャル層２〜５に
対応する部分を同一の符号で示してあり、符号２６は伝
導帯レベル、符号２７は価電子帯レベルをそれぞれ示し
ている。なお、図２（ａ）、（ｂ）において、Ｅ0 、Ｅ
1 及びＥF は量子化されたエネルギー準位を示してお
り、一点鎖線で示した曲線９１、９２はそれぞれエネル
ギー準位Ｅ0 及びＥ1 における電子の存在確率を示して
いる。
動作を、図２のエネルギーバンド図と共に説明する。図
２（ａ）は、従来のＳｉを均一にドーピングさせたｎ型
のＧａＩｎＡｓチャネルＦＥＴのチャネル部分を拡大し
たエネルギーバンド図である。同図において、符号２１
はＧａＡｓチャネル層、符号２２はＧａＡｓバッファ
層、符号２３はキャップ層をそれぞれ示しており、符号
２４は伝導帯レベル、符号２５は価電子帯レベルをそれ
ぞれ示している。これに対して図２（ｂ）は、本発明の
ＦＥＴのチャネル部分を拡大したエネルギーバンド図で
ある。この図では、図１の各エピタキシャル層２〜５に
対応する部分を同一の符号で示してあり、符号２６は伝
導帯レベル、符号２７は価電子帯レベルをそれぞれ示し
ている。なお、図２（ａ）、（ｂ）において、Ｅ0 、Ｅ
1 及びＥF は量子化されたエネルギー準位を示してお
り、一点鎖線で示した曲線９１、９２はそれぞれエネル
ギー準位Ｅ0 及びＥ1 における電子の存在確率を示して
いる。
【００１１】この２つの図からわかるように、従来のＦ
ＥＴ（図２（ａ）参照）では、電子の存在する領域がほ
とんどｎ型のＧａＩｎＡｓチャネル層２１の量子井戸内
であり、電子はＧａＩｎＡｓ中のＳｉにより散乱され十
分な速度オーバーシュートが得られない。そのため、ソ
ース抵抗の増大、及びトランスコンダクタンス（ｇｍ）
の低下を招く。これに対して本発明のＦＥＴで（図２
（ｂ）参照）は、キャリア電子の存在する領域のほとん
どがノンドープＧａ1-X ＩｎX Ａｓグレーディッド層４
１、４２にあり、特にＩｎ組成が最大であるグレーディ
ッド層４１と４２の境界領域に相当する量子井戸の最底
部においてその電子の存在確率９１が最大となる。この
グレーディッド層４１と４２には不純物であるＳｉがほ
とんど存在しないため、キャリア電子はＳｉによる散乱
の影響をほとんど受けることがない。したがって、従来
のＦＥＴよりも高い速度オーバーシュートを有し、その
ため低いソース抵抗、高いトランスコンダクタンス（ｇ
ｍ）を得ることができる。
ＥＴ（図２（ａ）参照）では、電子の存在する領域がほ
とんどｎ型のＧａＩｎＡｓチャネル層２１の量子井戸内
であり、電子はＧａＩｎＡｓ中のＳｉにより散乱され十
分な速度オーバーシュートが得られない。そのため、ソ
ース抵抗の増大、及びトランスコンダクタンス（ｇｍ）
の低下を招く。これに対して本発明のＦＥＴで（図２
（ｂ）参照）は、キャリア電子の存在する領域のほとん
どがノンドープＧａ1-X ＩｎX Ａｓグレーディッド層４
１、４２にあり、特にＩｎ組成が最大であるグレーディ
ッド層４１と４２の境界領域に相当する量子井戸の最底
部においてその電子の存在確率９１が最大となる。この
グレーディッド層４１と４２には不純物であるＳｉがほ
とんど存在しないため、キャリア電子はＳｉによる散乱
の影響をほとんど受けることがない。したがって、従来
のＦＥＴよりも高い速度オーバーシュートを有し、その
ため低いソース抵抗、高いトランスコンダクタンス（ｇ
ｍ）を得ることができる。
【００１２】次に、本発明の第２の実施例について図３
を用いて説明する。
を用いて説明する。
【００１３】同図（ａ）は、第２の実施例に係るＦＥＴ
の構造断面図を示したものである。本実施例のＦＥＴの
製造方法は基本的には第１の実施例と同様であるが、第
１、第２のＧａＡｓ電子供給層３３、３４中のＳｉはデ
ルタドープによるものである（図中破線部分）。すなわ
ち、第１、第２の電子供給層３３、３４は、ノンドープ
のＧａＡｓをエピタキシャル成長した後に、イオン打ち
込み法によりそれぞれの層の中間深さにＳｉを一原子層
の厚さでシート状にドープしたものである。
の構造断面図を示したものである。本実施例のＦＥＴの
製造方法は基本的には第１の実施例と同様であるが、第
１、第２のＧａＡｓ電子供給層３３、３４中のＳｉはデ
ルタドープによるものである（図中破線部分）。すなわ
ち、第１、第２の電子供給層３３、３４は、ノンドープ
のＧａＡｓをエピタキシャル成長した後に、イオン打ち
込み法によりそれぞれの層の中間深さにＳｉを一原子層
の厚さでシート状にドープしたものである。
【００１４】図３（ｂ）は、この第２の実施例のＦＥＴ
のチャネル部分を拡大したエネルギーバンド図である。
このバンド図では、同図（ａ）の各エピタキシャル層２
〜５に対応する部分を同一の符号で示し、その他の部分
については第１の実施例と同一の箇所には同一の符号を
用いて示している。図（ｂ）からわかるように、キャリ
ア電子の存在する領域は、ほとんどがノンドープＧａ
1-X ＩｎX Ａｓグレーディッド層４１、４２にあり、特
にＩｎ組成が最大であるグレーディッド層４１と４２の
境界領域に相当する量子井戸の最底部においてその電子
の存在確率９１が最大となる。また、不純物がシート状
にデルタドープされていることから、Ｓｉの存在位置９
２とキャリア電子の存在位置９１との間隔は第１の実施
例における構造よりも遠く離れ、Ｓｉの影響によるキャ
リア電子の散乱を一層少なくすることができる。したが
って、第１の実施例に示す以上に高い速度オーバーシュ
ートを有した低いソース抵抗、高いトランスコンダクタ
ンス（ｇｍ）のＦＥＴを効果的に得ることができる。
のチャネル部分を拡大したエネルギーバンド図である。
このバンド図では、同図（ａ）の各エピタキシャル層２
〜５に対応する部分を同一の符号で示し、その他の部分
については第１の実施例と同一の箇所には同一の符号を
用いて示している。図（ｂ）からわかるように、キャリ
ア電子の存在する領域は、ほとんどがノンドープＧａ
1-X ＩｎX Ａｓグレーディッド層４１、４２にあり、特
にＩｎ組成が最大であるグレーディッド層４１と４２の
境界領域に相当する量子井戸の最底部においてその電子
の存在確率９１が最大となる。また、不純物がシート状
にデルタドープされていることから、Ｓｉの存在位置９
２とキャリア電子の存在位置９１との間隔は第１の実施
例における構造よりも遠く離れ、Ｓｉの影響によるキャ
リア電子の散乱を一層少なくすることができる。したが
って、第１の実施例に示す以上に高い速度オーバーシュ
ートを有した低いソース抵抗、高いトランスコンダクタ
ンス（ｇｍ）のＦＥＴを効果的に得ることができる。
【００１５】
【発明の効果】以上説明したように本発明のＦＥＴによ
れば、従来のＧａＩｎＡｓをチャネル層とするＦＥＴに
比較して不純物による散乱が大幅に低減されるので、低
いソース抵抗、高いトランスコンダクタンス（ｇｍ）を
得ることができる。したがって、低雑音、高速動作を達
成することができ、その上高出力のＦＥＴを得ることが
できる。
れば、従来のＧａＩｎＡｓをチャネル層とするＦＥＴに
比較して不純物による散乱が大幅に低減されるので、低
いソース抵抗、高いトランスコンダクタンス（ｇｍ）を
得ることができる。したがって、低雑音、高速動作を達
成することができ、その上高出力のＦＥＴを得ることが
できる。
【００１６】また、ＧａＡｓに対して格子整合しないＧ
ａＩｎＡｓチャネルをＧａＩｎＡｓグレーディッド層で
形成しているので、格子整合による歪みを緩和する効果
があり、電子の輸送特性が改善される効果も期待でき
る。
ａＩｎＡｓチャネルをＧａＩｎＡｓグレーディッド層で
形成しているので、格子整合による歪みを緩和する効果
があり、電子の輸送特性が改善される効果も期待でき
る。
【図１】本発明の第１の実施例であるＦＥＴの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図２】第１の実施例の動作を説明するためのエネルギ
ーバンド図である。
ーバンド図である。
【図３】本発明の第２の実施例であるＦＥＴ構造、及び
そのエネルギー状態を示す図である。
そのエネルギー状態を示す図である。
１…ＧａＡｓ基板、２…バッファ層、３１…第１のチャ
ネル層、３２…第２のチャネル層、４１…第１のグレー
ディッド層、４２…第２のグレーディッド層、５…キャ
ップ層、６…ゲート電極、７…ソース電極、８…ドレイ
ン電極
ネル層、３２…第２のチャネル層、４１…第１のグレー
ディッド層、４２…第２のグレーディッド層、５…キャ
ップ層、６…ゲート電極、７…ソース電極、８…ドレイ
ン電極
Claims (2)
- 【請求項１】 半絶縁性ＧａＡｓ基板と、 前記半絶縁性ＧａＡｓ基板上に形成され、ＧａＡｓに格
子整合する高抵抗の半導体からなるバッファ層と、 前記バッファ層上に形成され、ｎ型の不純物をドープし
たＧａＡｓからなる第１の電子供給層と、 前記第１の電子供給層上に、ＧａＡｓからＩｎ組成ｘを
徐々に上げて形成された第１のノンドープＧａ1-X Ｉｎ
X Ａｓグレーディッド層と、 前記第１のグレーディッド層上に形成され、該第１のグ
レーディッド層からＩｎ組成ｘを徐々に下げて上面では
ＧａＡｓとなっている第２のノンドープＧａ1-X ＩｎX
Ａｓグレーディッド層と、 前記第２のグレーディッド層上に形成され、ｎ型の不純
物をドープしたＧａＡｓからなる第２の電子供給層と、 前記第２の電子供給層上に形成され、ＧａＡｓまたはＡ
ｌＧａＡｓからなるキャップ層と、 前記キャップ層上に形成されたソース、ドレイン、及び
ゲートの各電極とを有することを特徴とする電界効果ト
ランジスタ。 - 【請求項２】 前記第１、第２の電子供給層は、ｎ型の
不純物がデルタドープされたものである請求項１記載の
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23496191A JPH0574816A (ja) | 1991-09-13 | 1991-09-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23496191A JPH0574816A (ja) | 1991-09-13 | 1991-09-13 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574816A true JPH0574816A (ja) | 1993-03-26 |
Family
ID=16978972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23496191A Pending JPH0574816A (ja) | 1991-09-13 | 1991-09-13 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574816A (ja) |
-
1991
- 1991-09-13 JP JP23496191A patent/JPH0574816A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2581355B2 (ja) | Ｐチャンネル・デバイス用の異方型ｎ＋ゲートをもつ相補型ヘテロ接合電界効果トランジスタ | |
| US4617724A (en) | Process for fabricating heterojunction bipolar transistor with low base resistance | |
| JP2801624B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| US5488237A (en) | Semiconductor device with delta-doped layer in channel region | |
| EP0613189A2 (en) | Channel structure for field effect transistor and method of manufacturing the same | |
| US5331410A (en) | Field effect transistor having a sandwiched channel layer | |
| US5381027A (en) | Semiconductor device having a heterojunction and a two dimensional gas as an active layer | |
| EP0602671B1 (en) | Heterojunction field effect transistor having an improved transistor characteristic | |
| US4994868A (en) | Heterojunction confined channel FET | |
| US5258631A (en) | Semiconductor device having a two-dimensional electron gas as an active layer | |
| JPH0574816A (ja) | 電界効果トランジスタ | |
| JPH0574815A (ja) | 電界効果トランジスタ | |
| JPH08139105A (ja) | 電界効果型半導体装置 | |
| JP2586640B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2002043333A (ja) | 化合物半導体装置 | |
| JPH04326734A (ja) | 電界効果トランジスタ | |
| JPH0669248A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3304343B2 (ja) | 電界効果トランジスタ | |
| JP2616634B2 (ja) | 電界効果トランジスタ | |
| KR970004485B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP3053862B2 (ja) | 半導体装置 | |
| JPH0468775B2 (ja) | ||
| JP2503594B2 (ja) | 半導体集積装置及びその製造方法 | |
| KR940010916B1 (ko) | 화합물 반도체 소자 및 그 제조방법 | |
| JPH06151469A (ja) | 化合物半導体装置 |