JPH0574861B2 - - Google Patents
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- JPH0574861B2 JPH0574861B2 JP24574084A JP24574084A JPH0574861B2 JP H0574861 B2 JPH0574861 B2 JP H0574861B2 JP 24574084 A JP24574084 A JP 24574084A JP 24574084 A JP24574084 A JP 24574084A JP H0574861 B2 JPH0574861 B2 JP H0574861B2
- Authority
- JP
- Japan
- Prior art keywords
- peripheral device
- area
- processing
- flag
- channel control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の周辺装置をチヤネルを介して中
央処理装置に接続するのに用いられる周辺装置対
応の状態情報及びその使用有無情報のハード的な
固定化を解いてそれらのためのハードウエア量及
びそれらへのアクセス速度を向上させるように改
善したチヤネル制御方式に関する。
央処理装置に接続するのに用いられる周辺装置対
応の状態情報及びその使用有無情報のハード的な
固定化を解いてそれらのためのハードウエア量及
びそれらへのアクセス速度を向上させるように改
善したチヤネル制御方式に関する。
情報処理装置においては、その複数の周辺装置
を中央処理装置に接続するのにチヤネルが用いら
れている。そのチヤネルは複数の周辺装置と１又
は複数の中央処理装置との間の情報の流れの首尾
より整理を行なうものであるから必然的にその制
御が複雑化し、ハードウエアの増量や処理速度の
低下が生じて来る。
を中央処理装置に接続するのにチヤネルが用いら
れている。そのチヤネルは複数の周辺装置と１又
は複数の中央処理装置との間の情報の流れの首尾
より整理を行なうものであるから必然的にその制
御が複雑化し、ハードウエアの増量や処理速度の
低下が生じて来る。
このようなことはシステム全体に対応する評価
を低下させるものであるから、そのような不具合
の可及的解決が要望される。
を低下させるものであるから、そのような不具合
の可及的解決が要望される。
従来の電子計算機に設けられているチヤネルは
第７図に示すように各周辺装置のための接続部ａ
乃至ｆにハード的に決められた番号が割り当てら
れ、この番号に従つた規制で周辺装置対応のサブ
チヤネル、フラグ等がメモリ上に固定されて並べ
られており（第８図参照）、そのサブチヤネル、
フラグ等がチヤネルによる周辺装置の管理に用い
られる如くして構成されている。
第７図に示すように各周辺装置のための接続部ａ
乃至ｆにハード的に決められた番号が割り当てら
れ、この番号に従つた規制で周辺装置対応のサブ
チヤネル、フラグ等がメモリ上に固定されて並べ
られており（第８図参照）、そのサブチヤネル、
フラグ等がチヤネルによる周辺装置の管理に用い
られる如くして構成されている。
上述の如くチヤネルが構成されていると、ハー
ド的に決められた番号に対する周辺装置が接続さ
れていなかつたり、電源がオフにされていた場合
でも、そのチヤネルに接続可能な周辺装置分のサ
ブチヤネル領域を用意しておかなければならない
し、又すべてのフラグの検索を行なわなければな
らない。従つて、ハードウエアの削減や処理速度
の向上という観点からは、決して上手なチヤネル
構成とは云い難い。
ド的に決められた番号に対する周辺装置が接続さ
れていなかつたり、電源がオフにされていた場合
でも、そのチヤネルに接続可能な周辺装置分のサ
ブチヤネル領域を用意しておかなければならない
し、又すべてのフラグの検索を行なわなければな
らない。従つて、ハードウエアの削減や処理速度
の向上という観点からは、決して上手なチヤネル
構成とは云い難い。
本発明は、上述の技術的課題の可及的解決を図
つたチヤネル制御方式を提供するもので、その手
段は、複数の周辺装置をチヤネルを介して中央処
理装置に接続するチヤネル制御に際して、各周辺
装置別に当該周辺装置の状態情報を周辺装置対応
の領域に記憶するサブチヤネル領域と、各周辺装
置別に当該周辺装置の処理状態を示すフラグを周
辺装置対応の領域に記憶するフラグ領域との検索
を要するデイジタル装置において、先頭領域から
各周辺装置に固定的に割り当てられた周辺装置別
の領域を有し、前記サブチヤネル領域及び前記フ
ラグ領域内の使用している周辺装置対応の領域の
各々と該使用している周辺装置対応の領域の各々
に対応して使用されている前記周辺装置別の領域
の各々との対応付けを示す識別情報を前記周辺装
置別の領域に記憶する第１の記憶部と、チヤネル
制御に組み入れられている周辺装置の数を記憶す
る第２の記憶部と、或る周辺装置の接続において
前記第１の記憶部内の当該周辺装置別の領域に識
別情報を記憶させるか、又は或る周辺装置の切離
しにおいて当該或る周辺装置の識別情報をチヤネ
ル制御での組み入れにおいて最後に組み入れられ
た周辺装置別の領域に当該最後に組み入れられた
周辺装置の新たな識別情報として記憶させるに際
して当該周辺装置の接続、又は切離しに応じて決
まる周辺装置の数を前記第２の記憶部に記憶させ
る第１の記憶制御手段と、前記或る周辺装置の接
続において前記サブチヤネル領域及びフラグ領域
の未使用先頭の周辺装置対応の領域のそれぞれに
前記或る周辺装置の状態情報及び処理状態を記憶
させ、前記或る周辺装置の切離しにおいて当該或
る周辺装置対応の領域のそれぞれに前記サブチヤ
ネル領域及びフラグ領域内の使用されていた最後
尾の周辺装置対応の領域の状態情報及び処理状態
を記憶させる第２の記憶制御手段とを設け、或る
周辺装置の処理から他の周辺装置の処理へ移行す
る際に、前記第２の記憶部に記憶されてる数だけ
のフラグ領域の検索をして前記移行に入り得るよ
うにしたものである。
つたチヤネル制御方式を提供するもので、その手
段は、複数の周辺装置をチヤネルを介して中央処
理装置に接続するチヤネル制御に際して、各周辺
装置別に当該周辺装置の状態情報を周辺装置対応
の領域に記憶するサブチヤネル領域と、各周辺装
置別に当該周辺装置の処理状態を示すフラグを周
辺装置対応の領域に記憶するフラグ領域との検索
を要するデイジタル装置において、先頭領域から
各周辺装置に固定的に割り当てられた周辺装置別
の領域を有し、前記サブチヤネル領域及び前記フ
ラグ領域内の使用している周辺装置対応の領域の
各々と該使用している周辺装置対応の領域の各々
に対応して使用されている前記周辺装置別の領域
の各々との対応付けを示す識別情報を前記周辺装
置別の領域に記憶する第１の記憶部と、チヤネル
制御に組み入れられている周辺装置の数を記憶す
る第２の記憶部と、或る周辺装置の接続において
前記第１の記憶部内の当該周辺装置別の領域に識
別情報を記憶させるか、又は或る周辺装置の切離
しにおいて当該或る周辺装置の識別情報をチヤネ
ル制御での組み入れにおいて最後に組み入れられ
た周辺装置別の領域に当該最後に組み入れられた
周辺装置の新たな識別情報として記憶させるに際
して当該周辺装置の接続、又は切離しに応じて決
まる周辺装置の数を前記第２の記憶部に記憶させ
る第１の記憶制御手段と、前記或る周辺装置の接
続において前記サブチヤネル領域及びフラグ領域
の未使用先頭の周辺装置対応の領域のそれぞれに
前記或る周辺装置の状態情報及び処理状態を記憶
させ、前記或る周辺装置の切離しにおいて当該或
る周辺装置対応の領域のそれぞれに前記サブチヤ
ネル領域及びフラグ領域内の使用されていた最後
尾の周辺装置対応の領域の状態情報及び処理状態
を記憶させる第２の記憶制御手段とを設け、或る
周辺装置の処理から他の周辺装置の処理へ移行す
る際に、前記第２の記憶部に記憶されてる数だけ
のフラグ領域の検索をして前記移行に入り得るよ
うにしたものである。
本発明方式によれば、第１の記憶部には、その
先頭領域から周辺装置別の領域が固定的に割り当
てられており、その各周辺装置別の領域と、サブ
チヤネル領域及びフラグ領域内の使用している周
辺装置対応の領域の各々とを対応付ける識別情報
が、前記第１の記憶部の周辺装置別の領域に記憶
される。又、チヤネル制御に組み入れられる周辺
装置の数は、第２の記憶部に記憶される。これら
の記憶は、第１の記憶制御手段によつて行われ
る。
先頭領域から周辺装置別の領域が固定的に割り当
てられており、その各周辺装置別の領域と、サブ
チヤネル領域及びフラグ領域内の使用している周
辺装置対応の領域の各々とを対応付ける識別情報
が、前記第１の記憶部の周辺装置別の領域に記憶
される。又、チヤネル制御に組み入れられる周辺
装置の数は、第２の記憶部に記憶される。これら
の記憶は、第１の記憶制御手段によつて行われ
る。
これらの記憶と共に、サブチヤネル領域及びフ
ラグ領域に記憶されるべき周辺装置の状態情報及
び処理状態は、第２の記憶手段によつてサブチヤ
ネル領域及びフラグ領域内の先頭から各対応領域
に順次に詰めて記憶される。
ラグ領域に記憶されるべき周辺装置の状態情報及
び処理状態は、第２の記憶手段によつてサブチヤ
ネル領域及びフラグ領域内の先頭から各対応領域
に順次に詰めて記憶される。
このようにして、第１の記憶部への識別情報の
記憶及び第２の記憶部への使用周辺装置数の記憶
が行われ、且つサブチヤネル領域及びフラグ領域
への状態情報及び処理状態の記憶が行われるか
ら、周辺装置のチヤネルを介しての中央処理装置
への接続においてフラグ領域をその先頭から前記
使用周辺装置数だけの参照を行なえばよい。
記憶及び第２の記憶部への使用周辺装置数の記憶
が行われ、且つサブチヤネル領域及びフラグ領域
への状態情報及び処理状態の記憶が行われるか
ら、周辺装置のチヤネルを介しての中央処理装置
への接続においてフラグ領域をその先頭から前記
使用周辺装置数だけの参照を行なえばよい。
ところで、通常の動作においてチヤネル制御に
組み入れられる周辺装置数は、一般にチヤネルを
介して中央処理装置へ接続される周辺装置数より
も少ない。
組み入れられる周辺装置数は、一般にチヤネルを
介して中央処理装置へ接続される周辺装置数より
も少ない。
従つて、従来のようなフラグ領域内のすべての
周辺装置対応領域を参照する場合に比して、ハー
ドウエア量の削減となるし、処理速度の向上を図
ることができる。
周辺装置対応領域を参照する場合に比して、ハー
ドウエア量の削減となるし、処理速度の向上を図
ることができる。
以下、添付図面を参照しながら本発明の実施例
を説明する。
を説明する。
第１図は本発明の要部構成を示す。この図にお
いて、１は従来のチヤネル制御に用いられていた
サブチヤネル領域であり、２はフラグ記憶領域で
ある。本発明においては、これら両領域は第２図
に示す周辺装置のハード的な番号に固定的に割り
当てられておらず、その番号の可変的変更を制御
するための手段として記憶部Ｍ及び記憶部Ｎを設
けたことに本発明の特徴部分がある。記憶部Ｍは
上記番号に固定的に対応した記憶域を有し、それ
らの各記憶域は対応する周辺装置の電源がオンに
された順番を示す番号（順番値）を記憶するもの
であり、記憶部Ｎは電源がオンにされている周辺
装置の数を記憶するものである。
いて、１は従来のチヤネル制御に用いられていた
サブチヤネル領域であり、２はフラグ記憶領域で
ある。本発明においては、これら両領域は第２図
に示す周辺装置のハード的な番号に固定的に割り
当てられておらず、その番号の可変的変更を制御
するための手段として記憶部Ｍ及び記憶部Ｎを設
けたことに本発明の特徴部分がある。記憶部Ｍは
上記番号に固定的に対応した記憶域を有し、それ
らの各記憶域は対応する周辺装置の電源がオンに
された順番を示す番号（順番値）を記憶するもの
であり、記憶部Ｎは電源がオンにされている周辺
装置の数を記憶するものである。
このような特徴部分を有する本発明のチヤネル
制御態様を、以下に説明する。
制御態様を、以下に説明する。
説明の都合上、第２図に示すように、周辺装置
P1，P2，P3，P5がチヤネル３に接続され、ハー
ド的番号＃１，＃２，＃３，＃５が与えられてお
り、周辺装置P4は未接続であるが、ハード的番
号＃４を与えられているもとする。そして、接続
されている周辺装置のうち、次の３つの周辺装置
P2，P5，P1がこの順番に電源がオンされるとす
ると、記憶部Ｍの記憶内容及び記憶部Ｎの記憶内
容は第１図に示す如くなり、サブチヤネル領域１
及びフラグ記憶領域２の先頭領域から順番に、所
要の記憶内容が記憶される、つまりサブチヤネル
領域１には対応する周辺装置の状態情報の記憶が
可能となり、フラグ記憶領域２にはフラグビツト
が立てられる。
P1，P2，P3，P5がチヤネル３に接続され、ハー
ド的番号＃１，＃２，＃３，＃５が与えられてお
り、周辺装置P4は未接続であるが、ハード的番
号＃４を与えられているもとする。そして、接続
されている周辺装置のうち、次の３つの周辺装置
P2，P5，P1がこの順番に電源がオンされるとす
ると、記憶部Ｍの記憶内容及び記憶部Ｎの記憶内
容は第１図に示す如くなり、サブチヤネル領域１
及びフラグ記憶領域２の先頭領域から順番に、所
要の記憶内容が記憶される、つまりサブチヤネル
領域１には対応する周辺装置の状態情報の記憶が
可能となり、フラグ記憶領域２にはフラグビツト
が立てられる。
かくして、チヤネル制御において、或る周辺装
置の処理から他の周辺装置の処理へ移行する際に
記憶部Ｎの内容、即ち電源がオンになつている周
辺装置数以内のフラグをフラグ記憶領域２の先頭
から検索（参照）し、その移行先のフラグが参照
されたとき、そのフラグに対応するサブチヤネル
を見つけ得るから、そのサブチヤネルに対応する
周辺装置の処理に移行し得る。
置の処理から他の周辺装置の処理へ移行する際に
記憶部Ｎの内容、即ち電源がオンになつている周
辺装置数以内のフラグをフラグ記憶領域２の先頭
から検索（参照）し、その移行先のフラグが参照
されたとき、そのフラグに対応するサブチヤネル
を見つけ得るから、そのサブチヤネルに対応する
周辺装置の処理に移行し得る。
従つて、或る周辺装置の処理から他の周辺装置
の処理への移行に際して従来のような不必要なフ
ラグの参照はなくなり、それだけ処理速度の向上
となる。又、サブチヤネル領域も電源がオンにさ
れるであろう周辺装置数だけあればよいからそれ
だけ少なくて済み、ハードウエアの削減となる。
このサブチヤネル領域の削減を為し得るのは次の
ような理由による。即ち、電源がオンされて使用
されている周辺装置の数は電源がオフにされた周
辺装置を含めた接続台数よりも少ないのが一般的
であるからという理由による。又、これはサブチ
ヤネル領域の前半部分だけを高速な読み書き可能
な領域に格納しておき、残りを一般のメモリ上に
格納する場合にも当て嵌る。
の処理への移行に際して従来のような不必要なフ
ラグの参照はなくなり、それだけ処理速度の向上
となる。又、サブチヤネル領域も電源がオンにさ
れるであろう周辺装置数だけあればよいからそれ
だけ少なくて済み、ハードウエアの削減となる。
このサブチヤネル領域の削減を為し得るのは次の
ような理由による。即ち、電源がオンされて使用
されている周辺装置の数は電源がオフにされた周
辺装置を含めた接続台数よりも少ないのが一般的
であるからという理由による。又、これはサブチ
ヤネル領域の前半部分だけを高速な読み書き可能
な領域に格納しておき、残りを一般のメモリ上に
格納する場合にも当て嵌る。
又、上述のような電源がオンにされて使用され
ている周辺装置数は最大接続可能台数よりも大幅
に少ないのが一般的であるから、近年のようにチ
ヤネルの接続可能台数が増加する傾向にあるシス
テム構成環境において本発明が果たす役割は大き
い。
ている周辺装置数は最大接続可能台数よりも大幅
に少ないのが一般的であるから、近年のようにチ
ヤネルの接続可能台数が増加する傾向にあるシス
テム構成環境において本発明が果たす役割は大き
い。
上述のようにして任意数の周辺装置の電源がオ
ンにされた後に、更に１つの電源がオンにされた
場合には、第３図のフローチヤートに示すように
そのステツプS1で記憶部Ｎの値を＋１し、ステ
ツプS2で記憶部Ｍ上の電源がオンにされた周辺
装置に対応する領域に記憶部Ｎの値を書き込む。
このようにして、加入された周辺装置を含めたチ
ヤネル制御は上述したところと同じである。
ンにされた後に、更に１つの電源がオンにされた
場合には、第３図のフローチヤートに示すように
そのステツプS1で記憶部Ｎの値を＋１し、ステ
ツプS2で記憶部Ｍ上の電源がオンにされた周辺
装置に対応する領域に記憶部Ｎの値を書き込む。
このようにして、加入された周辺装置を含めたチ
ヤネル制御は上述したところと同じである。
逆に、或る周辺装置例えば上述の例ではハード
的番号＃２が割り当てられている周辺装置の電源
がオフにされたとすると、記憶部Ｍ及びＮの内容
が次のように変更される。即ち、ハード的番号
＃２が割り当てられている周辺装置に対応する記
憶部Ｍ上の値１が読み出され（第４図のステツプ
S10）、読み出された値１と記憶部Ｎの値３とが
比較される。これらの値は等しくないから（ステ
ツプS11）、記憶部Ｎの値３と一致する記憶部Ｍ
の値が記憶されている記憶域に上記読み出された
値１を書き込む（ステツプS12）。これに加えて、
電源オンの順位が３番（即ち記憶部Ｎの値３と一
致する値）である周辺装置に割り当てられていた
サブチヤネル領域１及びフラグ記憶領域２の内容
を電源がオフにされた周辺装置（上記設例では、
電源オン順位が１番の周辺装置）に割り当てられ
ていたサブチヤネル領域１及びフラグ記憶領域２
に書き写す（ステツプS13）。そして、ステツプ
S14において、記憶部Ｎの値３を１だけ減らす。
的番号＃２が割り当てられている周辺装置の電源
がオフにされたとすると、記憶部Ｍ及びＮの内容
が次のように変更される。即ち、ハード的番号
＃２が割り当てられている周辺装置に対応する記
憶部Ｍ上の値１が読み出され（第４図のステツプ
S10）、読み出された値１と記憶部Ｎの値３とが
比較される。これらの値は等しくないから（ステ
ツプS11）、記憶部Ｎの値３と一致する記憶部Ｍ
の値が記憶されている記憶域に上記読み出された
値１を書き込む（ステツプS12）。これに加えて、
電源オンの順位が３番（即ち記憶部Ｎの値３と一
致する値）である周辺装置に割り当てられていた
サブチヤネル領域１及びフラグ記憶領域２の内容
を電源がオフにされた周辺装置（上記設例では、
電源オン順位が１番の周辺装置）に割り当てられ
ていたサブチヤネル領域１及びフラグ記憶領域２
に書き写す（ステツプS13）。そして、ステツプ
S14において、記憶部Ｎの値３を１だけ減らす。
上述のような処理後の記憶部Ｍ及びＮ、サブチ
ヤネル領域１、並びにフラグ記憶領域２の内容は
第５図に示すようになる。
ヤネル領域１、並びにフラグ記憶領域２の内容は
第５図に示すようになる。
このように、各内容が変更された場合における
チヤネル制御も上述したところと同じであり、そ
の効果も又同じである。
チヤネル制御も上述したところと同じであり、そ
の効果も又同じである。
第６図は第４図に示す処理フローチヤートを一
般化した処理フローチヤートである。ａは電源が
オフにされた周辺装置Ａに対応する記憶部Ｍの記
憶域に記憶されている値で、ｎは記憶部Ｎに記憶
されている値である。
般化した処理フローチヤートである。ａは電源が
オフにされた周辺装置Ａに対応する記憶部Ｍの記
憶域に記憶されている値で、ｎは記憶部Ｎに記憶
されている値である。
なお、上記実施例においては、電源のオン／オ
フがその周辺装置をチヤネル制御に組み入れる信
号として用いられているが、その他の適宜な信号
がその代替として用いられてもよい。
フがその周辺装置をチヤネル制御に組み入れる信
号として用いられているが、その他の適宜な信号
がその代替として用いられてもよい。
以上説明したように、本発明によれば、
ハードウエアを削減しつつ、
チヤネル制御の処理速度の向上が図れる、等
の効果が得られる。
第１図は本発明の要部構成を示す図、第２図は
本発明によつて制御されるチヤネル系を示す図、
第３図は新たに電源がオンにされた場合の処理フ
ローチヤート、第４図は第２図に示す特定例にお
いてハード的番号が＃２を割り当てられている周
辺装置の電源がオフにされた場合の処理フローチ
ヤート、第５図は第４図処理フローチヤートに従
つた処理後の第１図と同じ図、第６図は第４図処
理フローチヤートを一般化した処理フローチヤー
トを示す図、第７図は電子計算機システムを示す
ブロツク図、第８図は第６図システムのチヤネル
制御に用いられるサブチヤネル領域及びフラグ記
憶領域を示す図である。 図において、１はサブチヤネル領域、２はフラ
グ記憶領域、３はチヤネル、P1乃至P5は周辺装
置、Ｍ，Ｎは記憶部である。
本発明によつて制御されるチヤネル系を示す図、
第３図は新たに電源がオンにされた場合の処理フ
ローチヤート、第４図は第２図に示す特定例にお
いてハード的番号が＃２を割り当てられている周
辺装置の電源がオフにされた場合の処理フローチ
ヤート、第５図は第４図処理フローチヤートに従
つた処理後の第１図と同じ図、第６図は第４図処
理フローチヤートを一般化した処理フローチヤー
トを示す図、第７図は電子計算機システムを示す
ブロツク図、第８図は第６図システムのチヤネル
制御に用いられるサブチヤネル領域及びフラグ記
憶領域を示す図である。 図において、１はサブチヤネル領域、２はフラ
グ記憶領域、３はチヤネル、P1乃至P5は周辺装
置、Ｍ，Ｎは記憶部である。
Claims (1)
- 【特許請求の範囲】 １ 複数の周辺装置をチヤネルを介して中央処理
装置に接続するチヤネル制御に際して、各周辺装
置別に当該周辺装置の状態情報を周辺装置対応の
領域に記憶するサブチヤネル領域と、各周辺装置
別に当該周辺装置の処理状態を示すフラグを周辺
装置対応の領域に記憶するフラグ領域との検索を
要するデイジタル装置において、 先頭領域から各周辺装置に固定的に割り当てら
れた周辺装置別の領域を有し、前記サブチヤネル
領域及び前記フラグ領域内の使用している周辺装
置対応の領域の各々と該使用している周辺装置対
応の領域の各々に対応して使用されている前記周
辺装置別の領域の各々との対応付けを示す識別情
報を前記周辺装置別の領域に記憶する第１の記憶
部と、 チヤネル制御に組み入れられている周辺装置の
数を記憶する第２の記憶部と、 或る周辺装置の接続において前記第１の記憶部
内の当該周辺装置別の領域に識別情報を記憶させ
るか、又は或る周辺装置の切離しにおいて当該或
る周辺装置の識別情報をチヤネル制御での組み入
れにおいて最後に組み入れられた周辺装置別の領
域に当該最後に組み入れられた周辺装置の新たな
識別情報として記憶させるに際して当該周辺装置
の接続、又は切離しに応じて決まる周辺装置の数
を前記第２の記憶部に記憶させる第１の記憶制御
手段と、 前記或る周辺装置の接続において前記サブチヤ
ネル領域及びフラグ領域の未使用先頭の周辺装置
対応の領域のそれぞれに前記或る周辺装置の状態
情報及び処理状態を記憶させ、前記或る周辺装置
の切離しにおいて当該或る周辺装置対応の領域の
それぞれに前記サブチヤネル領域及びフラグ領域
内の使用されていた最後尾の周辺装置対応の領域
の状態情報及び処理状態を記憶させる第２の記憶
制御手段とを設け、 或る周辺装置の処理から他の周辺装置の処理へ
移行する際に、前記第２の記憶部に記憶されてる
数だけのフラグ領域の検索をして前記移行に入り
得るようにしたことを特徴とするチヤネル制御方
式。 ２ 識別情報を電源オンの順番値としたことを特
徴とする特許請求の範囲第１項記載のチヤネル制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24574084A JPS61123964A (ja) | 1984-11-20 | 1984-11-20 | チヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24574084A JPS61123964A (ja) | 1984-11-20 | 1984-11-20 | チヤネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123964A JPS61123964A (ja) | 1986-06-11 |
| JPH0574861B2 true JPH0574861B2 (ja) | 1993-10-19 |
Family
ID=17138094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24574084A Granted JPS61123964A (ja) | 1984-11-20 | 1984-11-20 | チヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123964A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE441872B (sv) * | 1984-04-06 | 1985-11-11 | Ericsson Telefon Ab L M | Anordning for overvakning av ett databehandlingssystem |
-
1984
- 1984-11-20 JP JP24574084A patent/JPS61123964A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123964A (ja) | 1986-06-11 |
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