JPH0623968B2 - データ転送制御システム - Google Patents

データ転送制御システム

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JPH0623968B2
JPH0623968B2 JP2003654A JP365490A JPH0623968B2 JP H0623968 B2 JPH0623968 B2 JP H0623968B2 JP 2003654 A JP2003654 A JP 2003654A JP 365490 A JP365490 A JP 365490A JP H0623968 B2 JPH0623968 B2 JP H0623968B2
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memory
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    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、一般にディジタル・コンピュータ・システム
に関し、特に、直接メモリ・アクセス制御装置に関す
る。
Ｂ．従来技術 ディジタル・コンピュータ・システムでは、一般に、直
接メモリ・アクセス（ＤＭＡ）を使用して、主システム
・バスに接続したシステム・メモリと入出力装置との間
でデータ転送を行なうようにしている。データ転送は入
出力装置からメモリへ、またはその逆の方向に行なうこ
とができる。ＤＭＡ制御装置は、一般に、入出力装置と
システム・メモリ中の連続する記憶位置との間でデータ
のブロックを転送するのに使用する。ブロック転送を行
なうために、ＤＭＡ装置では転送の開始アドレスと、デ
ータ項目数のカウントとが必要となる。データ項目、バ
イト、ワード、またはコンピュータ・システム・バスを
介して並列に転送できる他の情報単位のどれでもよい。
ＤＭＡブロック転送を行なうために、ＤＭＡ制御装置は
転送時間の間バスを制御することができ、またはシステ
ム・バスが他に使用されない空き時間ごとに、このシス
テム・バスを利用して１つのデータ項目を転送すること
ができる。後者の技術は、サイクル・スチールと呼ばれ
ることもある。
通常、ＤＭＡ制御装置は、何本か（典型的な例で４ない
し８本）の個別入出力チャネルとインターフェースをと
るように設計されている。各入出力チャネルにはそれぞ
れバッファ及び制御レジスタが設けられて、そのチャネ
ルを介するＤＭＡ転送を制御するようになっている。シ
ステム中央演算処理装置は各チャネルごとにレジスタに
直接アクセスを行なうことができ、これによりＤＭＡ転
送を個別に制御する。
各転送には、連続するアドレスされたデータのブロック
のみが含まれている。多くの場合、１回目のブロック転
送の完了後直ちに、メモリ中の異なる記憶位置との間で
２回目のブロック転送を行なうようにすることが望まし
い。データ連鎖として知られる技術では、多数のＤＭＡ
制御装置があるため、中央演算処理装置が、２回目のブ
ロック転送に必要な情報を、ＤＭＡ制御装置に内蔵した
別の１組の制御レジスタにロードすることができる。こ
うした制御レジスタは、データ連鎖のために設けた専用
レジスタ・セットでもよく、また他の入出力チャネルの
うちの１本に関する現時点で未使用の制御レジスタで構
成することもできる。１回目のブロック転送が完了する
と直ちに、２回目のブロック転送に必要な全情報を複製
して、これを関連する入出力チャネルの制御レジスタに
記憶すると、次のブロック転送が直ちに始まる。ＤＭＡ
制御装置が自動再ロードとして知られる機能を実行する
場合、２回目のブロック転送が開始するとき、選択され
た状況ビットがセットされる。状況ビットを周期的に検
査することによって、中央演算処理装置は２回目のブロ
ック転送がいつ開始したか判定することができ、しかも
必要ならば、３回目のブロック転送に必要な制御情報
を、データ連鎖レジスタにロードすることができる。
あるコンピュータ・システム設計では、メモリの非連続
な記憶位置への連続的ブロック転送が頻繁に生じる。こ
うしたことは多くの場合、たとえば、要求時ページング
仮想メモリ内で起こる。この仮想メモリでは、メモリ・
ページのデータも、主システム・メモリと、大容量記憶
装置、通常はハード・ディスクとの間で絶えず転送され
る。
ファイルは一般に論理的に連続したブロックとしてディ
スクに記憶され、また多くの場合、システム・メモリ内
の多数の非連続なページ・フレームにロードされる。フ
ァイルをディスクに書き込むとき、分散したページ・フ
レームは、すべて順番にディスクに書き込むために、一
緒にまとめる必要がある。
前の転送が完了するごとに新たな転送をセット・アップ
するために、中央演算処理装置は絶えずＤＭＡ転送の状
況を監視する必要があることは、当業者にとって明白で
あろう。このためには、一般に、中央演算処理装置が時
間のかかる割込みを多数行なう必要がある。あるいは、
更に不都合なことに、中央演算処理装置がＤＭＡ制御装
置の状況レジスタを周期的にポーリングする必要があ
る。ＤＭＡ転送で、中央演算処理装置のこうした高度の
関与が必要なことは、明らかに望ましくない。
したがって、システム中央演算処理装置からの介入を必
要とせずに、ＤＭＡ制御装置が非連続な記憶位置との間
で、多数の連続的ブロック転送を実行できることが望ま
しい。こうした制御装置は、主システム・メモリとディ
スク記憶装置との間で分散／収集操作を行なうことがで
きることになる。この分散／収集操作は、要求時ページ
ング仮想メモリにおいて極めて望ましい操作である。
Ｃ．発明が解決しようとする問題点 したがって、本発明の目的は、入出力装置とシステム・
メモリの非連続な記憶位置との間で多数のデータ・ブロ
ックを転送することができる直接メモリ・アクセス制御
装置を提供することにある。
本発明の別の目的は、一連のブロック転送のうちの１回
目のブロック転送がいったん開始した後は、システム中
央演算処理装置からの介入を必要とすることがない、こ
の種の直接メモリ・アクセス制御装置を提供することに
ある。
Ｄ．問題点を解決するための手段 したがって、前述した目的及び他の諸目的を達成するた
めに、本発明による直接メモリ・アクセス制御装置は、
ＤＭＡ機能の支持専用の別個のメモリを備えている。こ
の別個のメモリは、複数のオブジェクトを記憶した情報
群記憶手段（ヒープ）として構成される。このヒープに
記憶された各オブジェクトは、１回のＤＭＡブロック転
送に必要な制御情報を含んでいる。また各オブジェクト
は、次のオブジェクトを指すポインタをも含んでいる。
所望数のオブジェクトを相互に連鎖して、連結リストに
することができる。１回のＤＭＡブロック転送が完了す
ると、リスト中の次のオブジェクトが現入出力チャネル
の制御レジスタにロードされて、次回のＤＭＡブロック
転送が自動的に開始する。このようにして、リスト中の
最後のオブジェクトに達するまで、連続的ブロック転送
が行なわれる。
Ｅ．実施例 第１図は、コンピュータ・システム１０のブロック図で
ある。コンピュータ・システム１０は、システム・バス
１４に接続した中央演算処理装置１２を備えている。ま
たシステム・バス１４には、主システム・メモリ１６及
び直接メモリ・アクセス（ＤＭＡ）制御装置１８も接続
されている。ＤＭＡ接続装置１８は、主システム・メモ
リ１６とシステム１０に接続した入出力装置２０との間
のインターフェースを構成している。入出力装置２０に
は、ビデオ制御装置、直並列ポート、及びたとえばディ
スク制御装置などの大容量記憶インターフェースがあ
る。ＤＭＡ制御装置１８にはまた、タグ・テーブル２２
と称する別個のメモリが接続されている。タグ・テーブ
ル２２は、後述するように、ＤＭＡ制御装置１８の使用
専用に設けた専用メモリである。
第２図は、本発明に関連するＤＭＡ制御装置１８及びタ
グ・テーブル２２の内部特徴を示したものである。ＤＭ
Ａ制御装置１８の各チャネルは、ＤＭＡ動作を制御する
ための４つのレジスタを備えている。４つのレジスタと
は、アドレス・レジスタ２４、制御レジスタ２６、次順
レジスタ２８、及びカウント・レジスタ３０である。ブ
ロック転送の開始時に、ブロックの開始アドレスがアド
レス・レジスタ２４にロードされる。ブロックの長さ
は、カウント・レジスタ３０にロードされる。また制御
レジスタ２６は、たとえば転送情報が主システム・メモ
リから読み出されるか、それともこれに書き込まれるか
など、この転送に関連した情報を記憶する。この制御レ
ジスタは、各データ項目を転送した後にアドレス・レジ
スタ２４が増分されるかそれとも減分されるかを示すビ
ットをも記憶する。
ＤＭＡ制御装置によってデータ項目が転送されるごと
に、カウント・レジスタ３０が減分され、かつ制御レジ
スタ２６に記憶された当該ビットの値に応じて、アドレ
ス・レジスタ２４が増分または減分される。カウント・
レジスタ３０の記憶する値が０に達すると、今回のブロ
ック転送が完了する。
このとき、次順レジスタ２８の記憶する値が検査され
る。その値が、ヒープ・メモリ２２内の有効なオブジェ
クトを指す場合、このオブジェクトに含まれる値が４つ
のレジスタ２４、２６、２８、３０にロードされる。こ
れによって、次のブロック・データ転送が自動的に始ま
る。
タグ・テーブル２２には、複数のタグが含まれている。
各タグは、レジスタ２４、２６、２８、３０に再ロード
するのに必要なすべての情報を含むメモリ・オブジェク
トである。タグは、ヒープとして編成され、次順レジス
タ２８に対応するポインタによって一緒に連結される。
第２図はまた、３つのタグ３２、３４、３６を示してい
る。これらのタグは、ＤＭＡ制御装置１８の各レジスタ
に値を直接書き込むことによって定義される初回のブロ
ック転送の定義とあいまって、４つの個別部分を有する
単一転送を定義する。次順レジスタ２８に記憶された値
ＮＥＸＴは最初のタグ３２を指す。タグ３２は、次のタ
グ３４を指し、タグ３４は最終タグ３６を指す。最終タ
グ３６は、このタグがリストの最終タグであることを示
す値ＮＩＬを指すポインタを含んでいる。ＮＩＬは、有
効なヒープ・オブジェクトを指さない留保されたポイン
タである。この値は、ＤＭＡ制御装置１８によって何も
指さないポインタとして解釈される。
第３図は、タグ・テーブル２２の各タグの好ましい構成
を示している。各タグは４つのフィールド、即ちアドレ
ス・フィールド４０、制御フィールド４２、次順フィー
ルド４４、カウント・フィールド４６を備えている。こ
れら４つのフィールドは、それぞれＤＭＡ制御装置１８
の４つのレジスタ２４、２６、２８、３０に対応してい
る。アドレス・フィールド４０は３２ビットであるた
め、ＤＭＡ制御装置１８は４Ｇバイトのアドレス空間に
アクセスできるようになっている。カウント・フィール
ド４６は１２ビットなので、最大４Ｋワードの転送が可
能であり、また次順フィールド４４は１２ビットなの
で、タグ・テーブル２２内の４Ｋのタグ・オブジェクト
に対するアクセスが可能である。ＮＩＬの値はすべて０
か、またはすべて１（１６進表示でＦＦＦ）であること
が好ましい。
カウント・フィールド４６のサイズは、仮想メモリ・シ
ステム内のページ・サイズと等しく選択することが好ま
しい。すなわち、たとえば、仮想メモリが１ページ当り
１Ｋワードのデータを有するページを使用する場合、カ
ウント・フィールド４６は１０ビット長となるに過ぎな
い。必要ならば、カウント・フィールド４６の余分のビ
ットを使って、次順フィールド４４を１４ビット長にす
ることができる。仮想メモリ・システムでは、ページが
情報単位として取り扱われ、かつ主メモリ内の連続する
ページ・フレームは多くの場合、関係づけられていない
ので、カウント・フィールドのサイズをページ・サイズ
と一致させることによって、タグ・テーブル・メモリが
最も有効に使用できる。
各タグは８バイト長であるので、最大のタグ数を維持す
るために、タグ・テーブル２２を最大３２Ｋワードにま
で構成することができる。
第４図は、一連の連続的ブロック転送を実行する際に、
ＤＭＡ制御装置１８によって使用される制御流れを示す
ものである。最初の段階５０で、ＤＭＡレジスタ２４、
２６、２８、３０に１回目のデータ転送の当該の値を直
接ロードする。このとき、レジスタを直接ロードする以
前または以後に、このデータ転送に関する残りのタグに
必要な全情報を、タグ・テーブル２２にロードしなけれ
ばならない。このロードは、中央演算処理装置によって
行なわれる。
次の段階５２で、１データ項目を転送する。そして段階
５４で、カウント・レジスタ３０の値を減分する。この
段階で同時に、制御レジスタ２６中で設定された所望の
指令に応じて、アドレス・レジスタ２４の値を増分また
は減分する。
次に、テストを行なって、カウントが完了したか否かを
調べる。このテストは、段階５６でカウント・レジスタ
３０からの桁上げビットを検査することによって行な
う。カウントが完了していない場合、今回の転送は完了
せず、段階５２に戻る。カウント・レジスタ３０の値が
０である場合は、次の段階５８に進み、次順レジスタ２
８の値をテストして、その値が前述したＮＩＬの値と等
しいか否かを調べる。次順レジスタ２８の値がＮＩＬの
値と等しくない場合は、タグ・テーブル２２から次のタ
グをＤＭＡ制御装置１８の各レジスタにロードして、段
階５２に戻る。
最終タグが使用された後、段階６２に進む。この段階６
２で、今回の転送が完了したことを中央演算処理装置１
２に通知する。この通知は一般に、バス１４を介して割
込みをかけることによって行なう。
前述したＤＭＡ制御装置が仮想メモリ用の分散／収集機
能を実施するものであることは、当業者なら容易に理解
できるはずである。大規模のデータ・ブロックを非連続
のメモリ・ページに書き込むとき、中央演算処理装置１
２はこれらのページの割り付けを行なうと共に、ＤＭＡ
制御装置１８を介してタグ・テーブル２２をセットアッ
プする。そうするとＤＭＡ転送が開始して、ＤＭＡ制御
装置１８はすべての転送が完了するまで転送処理を行な
う。
類似の分散ページ収集技術を使用して、収集したページ
をメモリに書き込むことができる。この場合、中央演算
処理装置１２はどのページの書込みが終了したかとペー
ジの書込み順序とを決定すると共に、ＤＭＡ制御装置１
８を介して、タグ・テーブル２２をセットアップする。
そうするとＤＭＡ転送が開始して、ＤＭＡ制御装置１８
はすべての転送が完了するまで転送処理を行なう。
タグ・テーブルはヒープとして構成してあるので、記憶
した多くの連結リストを保持することができる。これに
よって、たとえば、ＤＭＡ制御装置１８によって支持さ
れた各入出力チャネルごとに別々の連結されたリストを
保持することができる。また、タグ・テーブル２２がヒ
ープとして構成してあるので、単一の入出力チャネルに
ついて１回の大規模ブロック転送に連結できる個別転送
の数に対する唯一の制限は、タグ・テーブル２２内の残
存自由記憶位置の数である。
以上、本発明を好ましい実施例に関して、具体的に図示
しかつ説明したが、当業者なら理解しているように、本
発明の精神及び範囲にもとることなく、形態及び細部に
種々の変更を加えることが可能である。
【図面の簡単な説明】
第１図は、ＤＭＡ制御装置を使用して入出力装置とイン
ターフェースをとるコンピュータ・システムを示すブロ
ック図である。 第２図は、好ましいＤＭＡ制御装置の一部分の内部構成
を示すブロック図である。 第３図は、ヒープ・オブジェクト内に含まれる情報を示
すブロック図である。 第４図は、好ましいＤＭＡ制御装置の動作を示すフロー
チャート図である。 １０……コンピュータ・システム、１２……中央演算処
理装置、１４……システム・バス、１６……主システム
・メモリ、１８……ＤＭＡ制御装置、２０……入出力装
置、２２……タグ・テーブル。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−267847（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】データブロックに係わる転送制御パラメー
    タに応じて第一メモリと他の装置との間でデータ転送を
    制御するための制御装置と、前記制御装置に接続された
    第二メモリとを有し、 一の前記データブロックに係わる前記転送制御パラメー
    タを一のオブジェクトとしてその転送順にポインタによ
    って連結された状態で前記第二メモリ内に記憶し、 前記制御装置は先行する前記オブジェクトに含まれる前
    記転送制御パラメータによって定義されるデータ転送が
    完了した後に、前記先行するオブジェクトに含まれるポ
    インタが指定するオブジェクト内の前記転送制御パラメ
    ータを読み込んで、前記指定されたオブジェクトに係わ
    る前記データブロックの転送を開始するようにした、 データ転送制御システム。
  2. 【請求項２】前記オブジェクトの内容およびその連結が
    中央処理装置によって決定され、一括して前記第二メモ
    リに読み込まれる、 請求項１のデータ転送制御システム。
  3. 【請求項３】前記オブジェクトはその転送制御パラメー
    タとして前記制御装置に含まれているアドレスレジスタ
    の値をデータ項目を転送した後に増分もしくは減分する
    ことを指定する情報を含む、 請求項１のデータ転送制御システム。
  4. 【請求項４】データ処理システムにおいてデータブロッ
    クをＤＭＡ制御装置の制御下において入出力装置とシス
    テムメモリ間で転送する方法であって、 中央処理装置が一のデータブロック転送用の制御情報を
    含んだ複数のオブジェクトをポインタによって連結し、
    ＤＭＡ制御装置に接続されたメモリに記憶するステップ
    と、 前記メモリに記憶した第一のデータブロックに関する前
    記オブジェクト内に含まれた制御情報を前記制御装置に
    転送し、それに基づいて第一のデータブロックを転送す
    るステップと、 前記転送が終了した際に、前記制御情報に基づいて前記
    第一のデータブロックに関するオブジェクトに連結され
    ている次のオブジェクトを前記メモリ内で探索し、それ
    が存在する時は前記した次のオブジェクトに関するデー
    タブロックを転送するステップと、 前記探索の結果、前記した次のオブジェクトが存在しな
    い時は転送の終了を前記中央処理装置に通知するステッ
    プと、 を含む方法。
JP2003654A 1989-01-13 1990-01-12 データ転送制御システム Expired - Lifetime JPH0623968B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/297,778 US5251303A (en) 1989-01-13 1989-01-13 System for DMA block data transfer based on linked control blocks
US297778 1989-01-13

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JPH02227763A JPH02227763A (ja) 1990-09-10
JPH0623968B2 true JPH0623968B2 (ja) 1994-03-30

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ID=23147703

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003654A Expired - Lifetime JPH0623968B2 (ja) 1989-01-13 1990-01-12 データ転送制御システム

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US (1) US5251303A (ja)
EP (1) EP0378423B1 (ja)
JP (1) JPH0623968B2 (ja)
DE (1) DE69021899T2 (ja)

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