JPH0574864B2 - - Google Patents

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JPH0574864B2
JPH0574864B2 JP59130465A JP13046584A JPH0574864B2 JP H0574864 B2 JPH0574864 B2 JP H0574864B2 JP 59130465 A JP59130465 A JP 59130465A JP 13046584 A JP13046584 A JP 13046584A JP H0574864 B2 JPH0574864 B2 JP H0574864B2
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    • G06—COMPUTING OR CALCULATING; COUNTING
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Description

【発明の詳細な説明】
〔技術分野〕 本発明は、マイクロコンピユータ等のデータ処
理装置における、優先順位および処理形態がプロ
グラマブルな入出力処理制御装置に関する。 〔従来技術〕 入出力処理制御とは、中央処理装置（以下、
CPUという）がプログラム実行中に、何らかの
要因によつてプログラムの実行を一時中断し、そ
の要因に応じた処理するための制御である。入出
力処理には、再開のために中断したプログラム情
報を退避してCPUが中断要因に対応したプログ
ラムの実行を開始する割込み処理や、CPUがプ
ログラム実行を保留してデータ転送線やメモリの
使用権を明け渡して入出力装置とメモリ間で直接
データを転送する処理等種々の処理形態がある。 ここで、データ処理システムによつて種々の入
出力処理要因があり、その処理形態も様々であ
り、マイクロコンピユータなど汎用のデータ処理
装置では応用システムの構成に応じて任意に入出
力処理の優先順位や処理形態が指定できる入出力
制御装置が必要とされている。 一般に、データ処理装置の入出力処理要因は外
部要因と内部要因に分けることができる。外部要
因としては、パワーフエイルなどデータ処理装置
の外部が特殊な状態になつたことを認識させるた
めのものや、外部周辺装置からデータ処理装置へ
の処理要求などがある。内部要因としては、内部
タイマによる設定時間の経過、アナログ／デイジ
タル変換の変換終了やシリアルデータ転送の終了
等の内蔵周辺機能からのデータ処理装置への処理
要求がある。 このように種々の入出力処理要求がある場合に
は、複数の要因が同時に発生したり、ある要因の
入出力処理中にさらに別の入出力処理要因が発生
することがあり、発生している複数の要因に対し
て優先度を判定して制御する装置が必要とされ
る。例として、内部タイマによる処理要求と外部
からの処理要求がある場合で説明すると、内部タ
イマの設定時間ごとに外部に信号を出力しリアル
タイムで外部装置を駆動する時には内部タイマの
処理要求を優先と判定し、内部タイマの処理要求
が発生すると直ちに外部に信号を出力する処理し
なければ、設定時間どおりに外部装置を駆動する
ことができない。逆に、外部からの処理要求に応
じて高速に外部データを入力する時には、外部か
らの処理要求を優先と判定しなければ処理要求に
対する応答に遅れが生じ、データ転送の速度が低
下してしまう。 このように、応用により各種の入出力処理の優
先順位は異なるので、任意に優先順位が設定でき
るようにする必要がある。また、ある入出力処理
中であつても、優先順位が高い処理要求が発生し
たならば、その入出力処理を開始できるようにす
ることが必要である。さらに、入出力処理の形態
も対象とする周辺装置や応用によつて異なり最適
な処理形態が選択できることが望まれている。内
部タイマによる入出力処理を例に説明すると、前
述の設定時間毎に外部装置の駆動信号を出力する
場合には出力すべき情報をメモリに記憶させてお
けばメモリから出力装置への直接データ転送によ
り処理できる。内部タイマの設定時間毎に周辺装
置の状態や外部信号をサンプリングしてその変化
を検出する場合には割込みによるデータ処理装置
のプログラム実行が必要となる。 従来のデータ処理装置では入出力処理の優先順
位や処理形態を任意に設定するには複雑な制御回
路を必要とするため高価であつた。従つて、低価
格のシステムでは入出力処理の優先順位や処理形
態が要因ごとに固定されることが多く、応用によ
つては支障をきたしていた。前述の例において、
内部タイマの入出力処理要求が外部の処理要求よ
りも優先順位が高く固定されていたとすると、外
部の処理要求により高速にデータ入力する場合に
は内部タイマの処理要求を禁止して優先順位を変
更するようにしなければならず内部タイマの入出
力処理が利用できないといつた障害が現れる。ま
た、処理形態も割込み処理に固定されることが多
く、前述の内部タイマの設定時間ごとにリアルタ
イムで外部に信号を出力する応用では、割込み処
理のプログラムで実行させざるを得ず、中断する
プログラム情報の退避や割込みプログラムの読出
しなどの余分な処理が必要となり、内部タイマの
時間経過検出から外部への信号出力までの応答時
間が長くなるという問題も発生する。 〔発明の目的〕 本発明の目的は、入出力処理要求の受付優先順
位および処理形態を任意に設定・変更することが
可能で、処理要求が多重に発生しても煩雑な手続
きが不要で安価な、あらゆる応用に適する入出力
処理制御装置を提供することにある。 〔発明の構成〕 入出力処理の優先順位や処理形態を任意に設定
変更するためには、情報を記憶する制御情報記憶
手段が必要となる。 近年集積回路技術の進歩に伴い、記憶される内
容によりアドレス可能な記憶素子（Content
Addressable Memory，以下CAMという）が提
供されている。つまりCAMでは、一般のメモリ
のようにアドレスを指定して記憶情報の読み書き
をする以外に、記憶されている内容を問いあわ
せ、対応する情報を記憶している素子の応答を知
ることができる。 本発明は、入出力処理要求を許可または禁止状
態にする許可禁止情報、入出力処理の形態を指定
する処理形態指定情報、入出力処理の優先順位を
指定する優先順位指定情報および要因が処理要求
を発生したことを示す処理要求情報をCAMを含
んだ記憶素子配列に記憶させ、入出力処理制御部
から所定のシーケンスにて前記記憶内容を問いあ
わせて、CAMからの応答を判定して入出力処理
要求を受け付け入出力処理を起動し、この入出力
処理の起動では、前記応答の状態を記憶し、前記
記憶情報を基に応答を発生した記憶素子配列の語
を選択して記憶内容を導出し、入出力処理形態の
決定および処理優先順位の識別を行つて入出力処
理の制御を行なうことを特徴にしている。 〔実施例〕 以下、図面を参照しながら本発明の実施例を説
明する。第１図は本発明の一実施例に係る入出力
制御装置を有するデータ処理装置のブロツク図で
ある。 本実施例では入出力処理の要因は４種類あり、
各要因に対応する部分は添字Ａ，Ｂ，Ｃ，Ｄを付
して表現している。 制御情報記憶部１０は、各入出力処理要因に対
応して４語の記憶容量があり、入出力処理要因が
処理要求を発生したことを示す処理要求情報と入
出力処理要求を許可または禁止状態にする処理許
可禁止情報と入出力処理の形態を指定する処理形
態指定情報と入出力処理の優先順位を指定する優
先順位指定情報とからなる制御情報語１０−Ａか
ら１０−Ｄを記憶する。制御情報記憶部１０の各
語の機能，動作は同様であるので、以下の説明で
は第１の制御情報語１０−Ａを代表に説明する
（第２語以後は添字をＢからＤに読み替えればよ
い）。入出力処理要因からの処理要求信号１００
−Ａが発生すると制御情報語１０−Ａの処理要求
情報ビツトがセツトされ、入出力処理要求が発生
したことを記憶する。 中央処理装置２０は、プログラムの実行により
制御情報記憶部１０を操作する時データ転送バス
２００に制御情報記憶部１０のアドレス指定情報
を送出するとともにアクセス信号２０１を発生す
る。アドレスデコーダ３０による前記アドレス指
定情報の解読出力１３０−Ａから１３０−Ｄをア
ドレス選択部４０がアクセス信号２０１により選
択し、制御情報記憶部１０の語指定信号１４０−
Ａから１４０−Ｄとして伝達して、目的の制御情
報語１０−Ａをアクセスし、データ転送バス２０
０を介して処理許可禁止情報や処理形態指定情報
や優先順位指定情報を前記のアクセスした制御情
報語１０−Ａに書き込んで設定する。 入出力処理制御部５０は、中央処理装置２０か
ら制御情報記憶部１０へのアクセスがない時、査
問情報１５０を発生して制御情報記憶部１０の各
語１０−Ａから１０−Ｄにおける処理要求情報と
処理許可禁止情報および優先順位指定情報の内容
を査問する。さらに、この査問のたびに問い合せ
の優先順位を最上位のものから順に一位づつ下位
の優先順位のものに変更し、制御情報記憶部１０
が応答信号１１０−Ａから１１０−Ｄを発生しな
い場合には最下位の優先順位のものになると再び
最上位の優先順位のものから走査し続ける。前記
査問において、制御情報記憶部１０の各制御情報
語１０−Ａから１０−Ｄでは問い合せの情報に対
応した内容であるならば応答信号１１０−Ａから
１１０−Ｄを発生して判定記憶部６０に該応答語
情報を記憶させる。そして判定記憶部６０は応答
判定信号１６１を発生して入出力処理制御部５０
および中央処理装置２０に知らせる。入出力処理
制御部５０では優先順位の走査を停止し、応答の
あつた優先順位を記憶して以後の優先順位制御に
備える。 中央処理装置２０は、入出力処理の起動にあた
り、判定記憶部６０に記憶される応答語情報出力
１６０−Ａから１６０−Ｄをアドレス選択部４０
にて選択し制御情報記憶部１０の語指定情報１４
０−Ａから１４０−Ｄとして伝達させ、前記査問
にて応答した制御情報語にアクセスし、該制御情
報語の処理要求情報のリセツトおよび処理形態指
定情報を読出して判別し、入出力処理として割込
み処理をするか直接データ転送処理をするかを決
定する。 ここで、入出力処理制御部５０は前記応答判定
を基に受け付けた優先順位を記憶しており、以後
の優先順位走査は受け付け順位より上位の優先順
位に対して行う。つまり、制御情報記憶部１０に
対する査問情報１５０の発生において問い合せる
優先順位を最上位のものから受け付けて記憶した
優先順位までの間で変化させ、該査問で応答信号
１１０−Ａから１１０−Ｄが発生するならば、処
理中の要因より優先順位が上位の入出力処理要求
が発生したと検知し前記と同様の優先順位記憶お
よび応答発生の制御情報語アクセスによる入出力
処理の起動を行う。 割込みプログラムの実行完了など一連の入出力
処理から復帰する時には、中央処理装置２０が入
出力処理終了信号２０２を発生して復帰する処理
の優先順位に再設定する。つまり、入出力処理中
に上位の入出力処理要求を受け付けた場合には受
け付け前の入出力処理優先順位にセツトし、入出
力処理を多重に受け付けて無い場合には記憶して
いる優先順位を消去し初期の状態にする。 第２図は内部でアドレス可能な記憶素子
（CAM）１ビツト（CAMセル）のトランジスタ
回路図である。 このCAMセルは、10個のトランジスタT1，
T2，……，T10からなり、１ビツトの情報を記憶
するもので真値と否定値のデータ入出力Ｄ，お
よびセル選択信号Ｓとデータ判別出力Ｃの入出力
がある。電源VDDとグランド間に直列に接続され
たトランジスタT1とトランジスタT2およびトラ
ンジスタT3とトランジスタT4は反転回路を構成
し、各々の入力と出力が接続されることによつて
フリツプフロツプとなり、１ビツトの情報を記憶
する。 セルの記憶情報を読み出す場合にはセル選択信
号Ｓを発生させてトランジスタT5およびトラン
ジスタT6を導通させ反転回路の接続点の値をデ
ータ入出力Ｄ，に導出する。セルに情報を書き
込む場合には、データ入出力Ｄ，の各々に書き
込む情報の真値と否定値を印加し、セル選択信号
Ｓを発生させてトランジスタT5およびトランジ
スタT6を導通させ書き込む情報に対応したフリ
ツプフロツプ状態に設定する。 ここで、セルに論理値１を記憶する場合にはト
ランジスタT1とトランジスタT2の接続点をハイ
レベル、トランジスタT3とトランジスタT4の接
続点をローレベルとし、逆に論理値０を記憶する
場合には、トランジスタT1とトランジスタT2の
接続点をローレベル、トランジスタT3とトラン
ジスタT4の接続点をハイレベルとする。グラン
ドからデータ判別出力Ｃの間に直並列に接続され
た４個のトランジスタT7からT10はセルの記憶内
容の判別するためのもので、データ入出力Ｄ，
およびセル記憶値に対応してオン／オフ状態が変
化する。その状態をデータ判別出力Ｃも含んで表
１に示す。
〔発明の効果〕
本発明によれば入出力処理の形態指定や優先順
位指定の情報を少ないトランジスタ数のセルから
なる記憶素子配列に記憶されて入出力処理起動の
制御することができ、これによりマイクロコンピ
ユータなど半導体集積回路で実現されるデータ処
理装置ではチツプ面積を減少させることができデ
ータ処理装置の価格低減に絶大な効果を発揮す
る。
【図面の簡単な説明】
第１図は本発明の一実施例に係る入出力制御装
置を有するデータ処理装置のブロツク図、第２図
は内容でアドレス可能な記憶素子（CAM）のト
ランジスタ回路図、第３図は第１図の制御情報記
憶部１０の一例の素子配列図、第４図は実施例の
動作を説明するためのタイムチヤートである。 １０……制御情報記憶部，２０……中央処理装
置，３０……アドレスデコーダ，４０……アドレ
ス選択部，５０……入出力処理制御部，６０……
判定記憶部，７０……バツフア回路，１００−Ａ
〜Ｄ……処理要求信号，１１０−Ａ〜Ｄ……応答
信号、１３０−Ａ〜Ｄ……アドレス解読信号，１
４０−Ａ〜Ｄ……語選択信号，１５０……査問情
報，１６０−Ａ〜Ｄ……応答語情報，１６１……
応答判定信号，２００……データ転送バス，２０
１……アクセス信号，２０２……入出力処理終了
信号，T1〜T10，T20〜T27……トランジスタ，
Ｄ，……データ入出力，Ｓ……セル選択信号，
Ｃ……データ判別出力、B1〜5・1〜5……データ
線。

Claims (1)

    【特許請求の範囲】
  1. １ 複数の入出力処理要因の各々の対応して設け
    られた複数の記憶部であつて、夫々が、入出力処
    理の優先順位を指定する優先順位指定を変更可能
    に記憶しかつ当該記憶した情報と供給された優先
    順位情報との一致判定を行い一致したときに一致
    情報を発生するCAM構成の記憶素子で構成され
    た第１の記憶領域、対応する入出力処理要因が入
    出力処理要求を発生したときにセツト状態となる
    第２の記憶領域、入出力処理の許可又は禁止を指
    定する処理許可指定情報を記憶する第３の記憶領
    域、対応する入出力処理要因の入出力要求に対す
    る処理形態を指定する形態指定情報を記憶する第
    ４の記憶領域、および前記第１の記憶領域から一
    致情報が得られかつ前記第２の記憶領域がセツト
    状態でありかつ前記第３の記憶領域の記憶された
    処理許可指定情報が入出力処理の許可を示すとき
    に応答信号を発生する手段を含む複数の記憶部を
    有する制御情報記憶部と、前記複数の記憶部の前
    記第１の記憶領域に前記優先順位指定情報を共通
    に供給するとともに前記優先順位指定情報で示さ
    れる優先順位を所定の順番に従つて周期的に変化
    させる入出力処理制御部と、中央処理装置からの
    前記制御情報記憶部に対するアドレス指定情報を
    解読して解読情報を発生するアドレスデコーダ
    と、前記制御情報記憶部からの応答信号を判定記
    憶し前記中央処理装置に入出力処理の要求を発行
    するとともに前記応答信号を発生した前記記憶部
    に対する指定情報を発生する判定記憶部と、前記
    アドレスデコーダからの前記解読情報か又は前記
    判定記憶部からの前記指定情報を前記中央処理装
    置からの制御信号に応答して選択して前記制御情
    報記憶部へ供給するアドレス選択部とを備える入
    出力制御装置。
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DE8585107846T DE3582277D1 (de) 1984-06-25 1985-06-25 Datenverarbeitungsapparat mit einem ein-/ausgabesteuergeraet zur unterbrechungssteuerung.
US06/748,635 US4847752A (en) 1984-06-25 1985-06-25 Data processing apparatus having an input/output controller for controlling interruptions
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