JPS619748A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、マイクロコンピュータ等のデータ処理装置に
おける、優先順位および処理形態がプログラマブルな入
出力処理制御装置に関する。

〔従来技術〕

入出力処理制御とは、中央処理装置（以下、ＣＰＵとい
う）がプログラム実行中に、何らかの要因によってプロ
グラムの実行を一時中断し、その要因に応じた処理する
ための制御である。入出力処理には、再開のために中断
したプログラム情報を退避してＣＰＵが中断要因に対応
したプログラムの実行を開始する割込み処理や、ＣＰＵ
がプログラム実行を保留してデータ転送線やメモリの使
用権を明は渡して入出力装置とメモリ間で直接データを
転送する処理等積々の処理形態がある。

ここで、データ処理システムによって種々の入出力処理
要因があシ、その処理形態も様々であシ、マイクロコン
ピュータなど汎用のデータ処理装置では応用システムの
構成に応じて任意に入出力処理の優先順位や処理形態が
指定できる入出力制御装置が必要とされている。

一般に、データ処理装置の入出力処理要因は外部要因と
内部要因に分けることができる。外部要因としては、パ
ワーフェイルなどデータ処理装置の外部が特殊な状態に
なったことを認識させるだめのものや、外部周辺装置か
らデータ処理装置への処理要求などがある。内部要因と
しては、内部タイマによる設定時間の経過、アナログ／
ディジタル変換の変換終了やシリアルデータ転送の終了
等の内蔵周辺機能からのデータ処理装置への処理要求が
ある。

このように種々の入出力処理要求がある場合には、複数
の要因が同時に発生したυ、ある要因の入出力処理中に
さらに別の入出力処理要因が発生することがあシ、発生
している複数の要因に対して優先度を判定して制御する
装置が必要とされる。

例として、内部タイマによる処理要求と外部からの処理
要求がある場合で説明すると、内部タイマの設定時間ご
とに外部に信号を出力しリアルタイムで外部装置を駆動
する時には内部タイマの処理要求を優先と判定し、内部
タイマの処理要求が発生すると直ちに外部に信号を出力
する処理しなければ、設定時間どおりに外部装置を駆動
することができない。逆に、外部からの処理要求に応じ
て高速に外部データを入力する時には、外部からの処理
要求を優先と判定しなければ処理要求に対する応答に遅
れが生じ、データ転送の速度が低下してしまう。

このように、応用によシ各種の入出力処理の優先順位は
異なるので、任意に優先順位が設定できるようにする必
要がある。また、ある入出力処理中であっても、優先順
位が高い処理要求が発生したならば、その入出力処理を
開始できるようにすることが必要である。さらに、入出
力処理の形態も対象とする周辺装置や応用によって異な
シ最適な処理形態が選択できることが望まれている。内
部タイマによる入出力処理を例に説明すると、前述の設
定時間毎に外部装置の駆動信号を出力する場合には出力
すべき情報をメモリに記憶させておけはメモリから出力
装置への直接データ転送により処理できる。内部タイマ
の設定時間毎に周辺装置の状態や外部信号をサンプリン
グしてその変化を検出する場合には割込みによるデータ
処理装置のプログラム実行が必要となる。

従来のデータ処理装置では入出力処理の優先順位や処理
形態を任意に設定するには複雑な制御回路を必要とする
ため高価であった。従って、低価格のシステムでは入出
力処理の優先順位や処理形態が要因ごとに固定されるこ
とが多く、応用によっては支障をきたしていた。前述の
例において、内部タイマの入出力処理要求が外部の処理
要求よりも優先順位が高く固定されていたとすると、外
部の処理要求によシ高速にデータ入力する場合には内部
タイマの処理要求を禁止して優先順位を変更するように
し、なければならず内部タイマの入出力処理が利用でき
ないといった障害が現れる。また、処理形態も割込み処
理に固定されることが多く、前述の内部タイマの設定時
間ごとにリアルタイムで外部に信号を出力する応用では
、割込み処理のプログラムで実行させざるを得す、中断
するプログラム情報の退避や割込みプログラムの読出し
などの余分な処理が必要となシ、内部タイマの時間経過
検出から外部への信号出力までの応答時間が長くなると
いう問題も発生する。

〔発明の目的〕

本発明の目的は、入出力処理要求の受付優先順位および
処理形態を任意に設定・変更することが可能で、処理要
求が多重に発生しても煩雑な手続きが不要で安価な、あ
らゆる応用に適する入出力処理制御装置を提供すること
にある。

〔発明の構成〕

入出力処理の優先順位や処理形態を任意に設定変更する
ためには、情報を記憶する制御情報記憶手段が必要とな
る。

近年集積回路技術の進歩に伴い、記憶される内容によシ
アドレス可能な記憶素子（Ｃｏ’ｎｔｅｎｔＡｄｄｒｅ
ｓｓａ’ｂ’ｌｅ　Ｍｅｍｏｒｙ、以下ＣＡＭという）
が提供されている。つ−ｉｆｉｃＡＭでは、一般のメモ
リのようにアドレスを指定して記憶情報の読み書きをす
る以外に、記憶されている内容を問いあわせ、対応する
情報を記憶している素子の応答を知ることができる。

本発明は、入出力処理要求を許可または禁止状態にする
許可禁止情報、入出力処理の形態を指定する処理形態指
定情報、入出力処理の優先順位を指定する優先順位指定
情報および要因が処理要求を発生したことを示す処理要
求情報をＣＡＭを含んだ記憶素子配列に記憶させ、入出
力処理制御部から所定のシーケンスにて前記記憶内容を
問いあわせて、ＣＡＭからの応答を判定して入出力処理
要求を受は付は入出力処理を起動し、この入出力処理の
起動では、前記応答の状態を記憶し、該記憶情報を基に
応答を発生した記憶素子配列の語を選択して記憶内容を
導出し、入出力処理形態の決定および処理優先順位の識
別を行って入出力処理の制御を行なうことを特徴にして
いる。

〔実施例〕

以下、図面を参照しながら本発明の詳細な説明する。第
１図は本発明の一実施例に係る入出力制御装置を有する
データ処理装置のブロック図である。

本実施例では入出力処理の要因１’ｔ　４種類あり、各
要因に対応する部分は添字Ａ、Ｂ、Ｃ，Ｄを付して表現
している。

制御情報記憶部１０は、各入出力処理要因に対応して４
語の記憶容量があり、入出力処理要因が処理要求を発生
したことを示す処理要求情報と入出力処理要求を許可ま
たは禁止状態にする処理許可禁止情報と入出力処理の形
態を指定する処理形態指定情報と入出力処理の優先順位
を指定する優先順位指定情報とからなる制御へ報ＦｊＲ
Ｉ　Ｏ−Ａから１０−Ｄを記憶する。制御情報記憶部１
０の各語の機能、動作は同様であるので、以下の説明で
は第１の制御情報語１０−Ａを代表に説明する悌２語以
後は添字をＢからＤに読み替えればよい）。

入出力処理要因からの処理要求信号１００−Ａが発生す
ると制御情報語１０−Ａの処理要求情報ビットがセット
され、入出力処理要求が発生したことを記憶する。

中央処理装置２０は、プログラムの実行によシ制御情報
記憶部１０を操作する時データ転送バス２００に制御情
報記憶部２０のアドレス指定情報を送出するとともにア
クセス信号２０１を発生する。アドレスデコーダ３０に
よる前記アドレス指定情報の解読出力１８０−Ａから１
８０−Ｄをアドレス選択部４０がアクセス信号２０１に
よ）選択し、制御情報記憶部１．０の語指定信号１４〇
−Ａがらｌ　’４０−　Ｄとして伝達して、目的の制御
情報語１０−Ａをアクセスし、データ転送バス２００を
介して処理許可禁止情報や処理形態指定情報や優先順位
指定情報を前記のアクセスした制御情報語１０−Ａに書
き込んで設定する。

入出力処理制御部５０は、中央処理装置２０から制御情
報記憶部１０へのアクセスがない時、査問情報１５０を
発生して制御情報記憶部１．０の各＠１０−Ａから１．
　Ｏ−Ｄにおける処理要求情報と処理許可禁止情報およ
び優先順位指定情報の内容を査問する。さらに、この査
問のたびに問い合せの優先順位を最上位のものから順に
一位づつ下位の優先順位のものに変更し、制御情報記憶
部１０が応答信号１１０−Ａから１１０−Ｄを発生しな
い場合には最下位の優先順位のものになると再び最上位
の優先順位のものから走査し続ける。前記査問において
、制御情報記憶部１０の各制御情報語１０−Ａから１０
−Ｄでは問い合せの情報に対応した内容であるならば応
答信号１１０−Ａから１１０−Ｄを発生して判定記憶部
６０に該応答語情報を記憶させる。そして判定記憶部６
０は応答判定信号１６１を発生して入出力処理制御部５
０および中央処理装置ｚＯに知らせる。入出力処理制御
部５０では優先順位の走査を停止し、応答のあった優先
順位を記憶して以後の優先順位制御に備える。

中央処理装置２０は、入出力処理の起動にあたシ、判定
記憶部６０に記憶される応答語情報出力１６０−Ａから
１６０−Ｄをアドレス選択部４０にて選択し制御情報記
憶部１００語指定情報１４〇−人から１４０−Ｄとして
伝達させ、前記査問にて応答した制御情報語にアクセス
し、該制御情報語の処理要求情報のリセットおよび処理
形態指定情報を読出して判別し、入出力処理として割込
み処理をするか直接データ転送処理をするかを決定する
。

ここで、入出力処理制御部５０は前記応答判定を基に受
は付けた優先順位を記憶しておシ、以後の優先順位走査
は受は付は順位より上位の優先順位に対して行う。つま
シ、制御情報記憶部１０に対する査問情報１５００発生
において問い合せる優先順位を最上位のものから受は付
けて記憶した優先順位までの間で変化させ、該査問で応
答信号１１０−Ａから１１０−Ｄが発生するならば、処
理中の要因より優先順位が上位の入出力処理要求が発生
したと検知し前記と同様の優先順位記憶および応答発生
の制御情報語アクセスによる入出力処理の起動を行う。

割込みプログラムの実行完了など一連の入出力処理から
復帰する時には、中央処理装置２０が入出力処理終了信
号２０２を発生して復帰する処理の優先順位に再設定す
る。つまり、入出力処理中に上位の入出力処理要求を受
は付けた場合には受は付は前の入出力処理優先順位にセ
ットし、入出力処理を多重に長は付けて無い場合には記
憶している優先順位を消去し初期の状態にする。

第２図は内部でアドレス可能な記憶素子（ＣＡＭ）１ビ
ツト（ＣＡＭセル）のトランジスタ回路図である。

このＣＡＭセルは、１０個のトランジスタＴ１゜Ｔ２．
・・・、　’ｒｌｏからなシ、１ビツトの情報を記憶す
るもので真値と否定値のデータ入出力り、Ｄおよびセル
選択信号Ｓとデータ判別出力Ｃの入出力がある。電源Ｖ
ＤＤとグランド間に直列に接続されたトランジスタＴ１
とトランジスタＴ２およびトランジスタＴ３とトランジ
スタＴ４は反転回路を構成し、各々の入力と出力が接続
されることによってフリップフロップとなυ、１ビツト
の情報を記憶する。

セルの記憶情報を読み出す場合にはセル選択信号Ｓを発
生させてトランジスタＴ５およびトランジスタＴ６を導
通させ反転回路の接続点の値をデータ入出力り、Ｄに導
出する。セルに情報を書き込む場合には、データ入出力
り、Ｄの各々に書き込む情報の真値と否定値を印加し、
セル選択信号Ｓを発生させてトランジスタＴ５およびト
ランジスタＴ６を導通させ書き込む情報に対応したフリ
ップフロップ状態に設定する。

ここで、セルに論理値１を記憶する場合にはトランジス
タＴｌとトランジスタＴ２の接続点をハイレベル、トラ
ンジスタＴ３とトランジスタＴ４の接続点をローレベル
とし、逆に論理値０を記憶する場合には、トランジスタ
Ｔ１とトランジスタＴ２の接続点をローレベル、トラン
ジスタＴ３とトランジスタＴ４の接続点をハイレベルと
する。

グランドからデータ判別出力Ｃの間に直並列に接続され
た４個のトランジスタＴ７からＴＩＯはセルの記憶内容
の判別するだめのもので、データ入出力１）、　Ｄおよ
びセル記憶値に対応してオン／オフ状態が変化する。そ
の状態をデータ判別出力Ｃも含んで表１に示す。

ここで、データ判別出力Ｃのグランド電位状態を論理値
０、導通なしの状態を論理値１にみなすと、データ入出
力りとＤに反転した論理値の信号を印加した場合にはデ
ータ判別出力Ｃにデータ入出力り信号とセル記憶値の不
一致を示す排他的論理和信号が得られ比較の判定させる
ことができ、データ入出力りとＤともに論理値０を印加
した場合にはセル記憶値によることなく一致した時と等
価な論理値１が得られ記憶内容との比較判定をマスクで
き、データ入出力りとＤともに論理値１を印加した場合
にはセル記憶値によることなく論理値０が得られ無条件
に不一致の判定結果を出力させることができる。

この第２図のＣＡＭセルを行と列の構造に配置る。

第８図は第１図の制御情報記憶部１０における素子配列
の例を示している。この制御情報記憶部ではＣＡＭセル
配列の行を各入出力処理要因に対応した制御情報語に割
り付け、図中破線で示すように列を処理要求情報、処理
許可禁止情報、処理形態指定情報および優先順位指定情
報の情報種類に対応づけている。また、処理要求信号１
００−Ａから１００−Ｄ、応答信号１１０−Ａから１１
０−りおよび語指定信号１４０−Ａから１４０−Ｄは第
１図と同一の信号である。４個のトランジスタＴ２０か
らＴ０ｎは各処理要求信号１００−Ａから１００−Ｄを
入力として対応する制御情報語の処理要求情報ビットの
記憶値をセットする。つまシ、各トランジスタＴ２０か
らＴｚａは、第２図のセルにおけるトランジスタＴ３に
並列に接続され、処理要求信号が発生する時にオンして
トランジスタＴ３とトランジスタＴ４の接続点をローレ
ベル、トランジスタＴｌとトランジスタＴ２の接続点を
ハイレベルにさせて論理値１の記憶状態にさせる。４個
のトランジスタＴ２４からＴ２７は、並列に接続される
各制御情報記憶セルのデータ判別出力Ｃの負荷であり、
対応する制御情報語の全てのセルにおける判別出力Ｃが
導通なし状態の時に論理値１を応答信号１１０−Ａから
１１０−Ｄとして発生させる。従って、比較判定をマス
クされたセルを除いて、いずれかのセルにて不一致の判
定がなされ判別出力にグランド電位が出力されれば論理
値０が応答信号１１０−Ａから１１０−Ｄに発生される
。バッファ回路７０は、中央処理装置２０が制御情報語
を書き込んで設定する時、入出力処理制御部５０が制御
部”報語を査問する時および入出力処理を起動するため
に応答を発生した制御情報語を読み出す時に動作し、記
憶セルの１列につき２本のデータ入出力線を介して記憶
データの転送または記憶内容判定信号の発生を行う。

以下、第４図のタイムチャートを参照しながら本実励例
の動作を説明する。

第４図は、第１の入出力処理要因Ａを代表として処理制
御情報の設定、制御情報記憶部１０の内容査問、処理要
求の発生および入出力処理起動に至る一連の入出力処理
制御シーケンスを、優先順位走査カウンタ、制御情報記
憶部ｌＯの語指定信号１４０−Ａ、バッファ回路７０の
データ入出力線信号Ｂ　１−Ｂ　Ｉｓ　、　Ｂ　ｌ−Ｂ
　５、処理要求信号１００−Ａおよび応答信号１１０−
Ａによシ表現している。

まず、中央処理装置２０が入出力処理要因Ａの制御情報
語を設定する時、語指定信号１４０−Ａをアドレス選択
部から発生し設定する制御情報に対応した信号をバッフ
ァ回路７０から発生する。

第２図にても説明した様に、論理値１を書き込む場合デ
ータ線Ｂｎ　（ｎはビット位置に対応し１がら５のいず
れかである）にハイレベル、データ線Ｂｎにローレベル
を発生させ、論理値Ｏを書き込む場合データ線Ｂｎにロ
ーレベル、データ線Ｂｎにハイレベルを発生させる。

第４図のタイムチャートでは、ビット５の処理状態とし
、ビット８の処理形態指定情報を論理値にして第２位の
優先順位を指定させている。このようにして制御情報語
の設定が完了すると、入出力処理制御部５０からの制御
情報記憶部１０への内容査問を開始する。この時、全て
の語指定信号１４０−Ａから１４０−Ｄを発生させない
でバッファ回路７０が判別したい記−憶内容に応じて表
１で示した記号をデータ線ＢｎとＢｎに発生する。

第４図のタイムチャートでは、ビット５の処理要求情報
が処理要求の発生したことを示す論理値ｌで、ビット４
の処理許可禁止情報が許可状態を示す論理値１で、ビッ
ト２と１の優先順位指定情報が優先順位走査カウンタの
値と一致する値であることを判別させている。なおビッ
ト８の処理形態指定情報はデータ線Ｂ３と百３をローレ
ベルにすることにより判別の対象とならないように制御
している。処理要求信号１００−Ａが発生されるまでは
ビット５の処理要求情報は論理値０で他の条件が満たさ
れても応答信号：ｔ、　１０−　Ａは発生されず、処理
要求信号１００−Ａが発生されビット５の処理要求情報
がセットされた以後で優先順位走査カウンタの値とビッ
ト２とビット１の優先順位指定情報が一致する時、つま
シ第２位の優先順位が走査された時に応答信号１１０−
Ａが発生され、判定記憶部６０に応答語情報が記憶され
る。

前記応答信号１１０−Ａが発生されると、中央処理装置
ｚＯが入出力処理を開始する。この時、判定記憶部６０
に記憶さ５”−る応答語情報を基に語選択信号１４０−
Ａを発生して、応答を発生した列の各ビット記憶情報を
データ線ＢｎとＢｎに導出し、バッファ回路７０を介し
て中央処理装置ｚ。

に伝達する。中央処理装置２ｏは伝達された制御情報語
のビット８の値を判別して論理値０であるので割込み処
理を実行する。次に、前記応答語情報に基づく語選択信
号１４０−Ａの発生を続けたままデータ線Ｂ５にローレ
ベル、データ線百５にハイレベルの信号を発生して、処
理要求が受は付けられたことを示す論理値０をビット５
に記憶させる。

本実施例では制御情報記憶部１ｏは全てＣＡＭセルを使
用しているが、処理形態指定情報は比較判別の必要が無
く、よｊｏ）ランジスタ数のすくないセルを使用するこ
とができ、処理要求情報や処理許可情報は判定する論理
値が限定されているためＣＡＭセル内のトランジスタを
削除することができ、よｐ低価格の入出力処理制御装置
を実現することができる。

〔発明の効果〕

本発明によれば入出力処理の形態指定や優先順位指定の
情報を少ないトランジスタ数のセルからなる記憶素子配
列に記憶されて入出力処理起動の制御することができ、
これによυマイクロコンピュータなど半導体集積回路で
実現されるデータ処理装置ではチップ面積を減少させる
ことができデータ処理装置の価格低減に絶大な効果を発
揮する。

【図面の簡単な説明】

第１図は本発明の一実施例に係る入出力制御装置を有す
るデータ処理装置のブロック図、第２図は内容でアドレ
ス可能な記憶素子（ＣＡＭ）のトランジスタ回路図、第
８図は第１図の制御情報記憶部１０の一例の素子配列図
、第４図は実施例の動作を説明するためのタイムチャー
トである。 ｌＯ・・・制御情報記憶部。 ２０・・・中央処理装置。 ８０・・・アドレスデコーダ。 ４０・・・アドレス選択部。 ５０・・・入出力処理制御部。 ６０・・・判定記憶部。 ７０・・・バッファ回路。 １００−Ａ−Ｄ・・・処理要求信号。 １１０−Ａ−Ｄ・・・応答信号。 １８０−Ａ−Ｄ・・・アドレス解読信号。 １４０−Ａ−Ｄ・・・語選択信号。 １５０・・・査問情報。 １６０−Ａ−Ｄ・・・応答語情報。 １６１・・・応答判定信号。 ２００・・・データ転送バス。 ２０１・・・アクセス信号、　　　　 ２０２・・・入出力処理終了信号。 Ｔ　Ｉ　−ＴＩＯ、Ｔ２０〜Ｔ２７・・・トランジスタ
。 Ｄ、Ｄ・・・データ入出力。 Ｓ・・・セル選択信号。 Ｃ・・・データ判別出力、 Ｂｌ〜５＠Ｂｌ〜５…データ線。 特許出願人　　日本電気株式会社 代　理　人　　弁理士　内　原　　　晋、”’：）”＝
４；シ・・。 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 複数の入出力処理要因を有し、各入出力処理要因毎に、
   要因が入出力処理要求を発生したことを示す処理要求情
   報と入出力処理要求を許可または禁止状態にする処理許
   可禁止情報と入出力処理の形態を指定する処理形態指定
   情報と入出力処理の優先順位を指定する優先順位指定情
   報とからなる制御情報語を持つデータ処理装置において
   、内容でアドレス可能な記憶素子を含む複数語容量を有
   し、前記制御情報語を記憶する制御情報記憶部と、 所定のシーケンスにて前記制御情報記憶部の記憶内容を
   査問する情報を発生する制御部と、前記制御情報記憶部
   の各語から出力される査問の応答信号を判定して記憶す
   る判定記憶部と、前記判定記憶部の記憶情報を基に前記
   制御情報記憶部の語を選択する選択部を備え、前記の選
   択された語の制御記憶部内容を導出して入出力処理の制
   御を行なうことを特徴とする入出力処理制御装置。