JPH0574939B2 - - Google Patents
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- Publication number
- JPH0574939B2 JPH0574939B2 JP23020285A JP23020285A JPH0574939B2 JP H0574939 B2 JPH0574939 B2 JP H0574939B2 JP 23020285 A JP23020285 A JP 23020285A JP 23020285 A JP23020285 A JP 23020285A JP H0574939 B2 JPH0574939 B2 JP H0574939B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage element
- crystal silicon
- groove
- single crystal
- depth
- Prior art date
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は誘電体分離型の半導体集積回路装置
の製造方法に関するものである。
の製造方法に関するものである。
誘電体絶縁分離基板内に高耐圧素子と低耐圧素
子を合わせて形成する場合、高耐圧素子の耐圧性
能を満足するため基板は高比抵抗で絶縁分離され
た単結晶シリコン島の島の深さは一般的に40μｍ
以上の深さが必要である。一方低耐圧素子に要求
される単結晶シリコン島の深さは20μｍ程度で十
分であるが一般的な製造工程の場合低耐圧素子部
も高耐圧素子部と同様の島の深さとなり島の底部
に高濃度不純物拡散領域を設けてもコレクター直
列抵抗が非常に大きい欠点があつた。
子を合わせて形成する場合、高耐圧素子の耐圧性
能を満足するため基板は高比抵抗で絶縁分離され
た単結晶シリコン島の島の深さは一般的に40μｍ
以上の深さが必要である。一方低耐圧素子に要求
される単結晶シリコン島の深さは20μｍ程度で十
分であるが一般的な製造工程の場合低耐圧素子部
も高耐圧素子部と同様の島の深さとなり島の底部
に高濃度不純物拡散領域を設けてもコレクター直
列抵抗が非常に大きい欠点があつた。
従来これに対応し高耐圧素子部の単結晶シリコ
ン層のみを厚く低耐圧素子部の単結晶シリコン島
を薄く形成する技術として第２図に示す製造法が
ある。
ン層のみを厚く低耐圧素子部の単結晶シリコン島
を薄く形成する技術として第２図に示す製造法が
ある。
従来法では（100）面を表面とする単結晶シリ
コン基板１に第２図ａのようにマスク材２として
の酸化膜SiO2などをフオトリソグラフイ技術に
より所定の領域に形成し、第２図ｂのようにエツ
チングにより所望の深さd3を有するくぼみ部３を
最初に形成する。一般にこのエツチングは水酸化
カリウム（KOH）水溶液などのアルカリ性水溶
液による異方性エツチが用いられる。
コン基板１に第２図ａのようにマスク材２として
の酸化膜SiO2などをフオトリソグラフイ技術に
より所定の領域に形成し、第２図ｂのようにエツ
チングにより所望の深さd3を有するくぼみ部３を
最初に形成する。一般にこのエツチングは水酸化
カリウム（KOH）水溶液などのアルカリ性水溶
液による異方性エツチが用いられる。
次に上記単結晶シリコン基板の表面の所定の位
置に高耐圧素子部を形成する為の所望の深さd1の
深い第1V溝４をさらに低耐圧素子部となるくぼ
み部３の表面の所定の位置に所望の深さd2の浅い
第2V溝５をフオトリソグラフイ技術と異方性エ
ツチング技術とにより形成する。異方性エツチン
グ後の断面は第２図ｃのようで第1V溝と第2V溝
の先端はほぼ同一平面上にあるように形成される
ことが望ましい。
置に高耐圧素子部を形成する為の所望の深さd1の
深い第1V溝４をさらに低耐圧素子部となるくぼ
み部３の表面の所定の位置に所望の深さd2の浅い
第2V溝５をフオトリソグラフイ技術と異方性エ
ツチング技術とにより形成する。異方性エツチン
グ後の断面は第２図ｃのようで第1V溝と第2V溝
の先端はほぼ同一平面上にあるように形成される
ことが望ましい。
次に第２図ｄのように高濃度不純物領域６と、
絶縁膜７を形成し、第２図ｅのように支持体とし
ての多結晶シリコン層８を厚く積みさらに研磨な
どにより第1V溝４、第2V溝５の先端部まで単結
晶シリコンを除去することにより、第２図ｆのよ
うに高耐圧素子部となる深い単結晶シリコン島９
と低耐圧素子部用の浅い単結晶シリコン島１０を
形成している。
絶縁膜７を形成し、第２図ｅのように支持体とし
ての多結晶シリコン層８を厚く積みさらに研磨な
どにより第1V溝４、第2V溝５の先端部まで単結
晶シリコンを除去することにより、第２図ｆのよ
うに高耐圧素子部となる深い単結晶シリコン島９
と低耐圧素子部用の浅い単結晶シリコン島１０を
形成している。
上述した従来の製造方法は低耐圧素子部用の浅
い単結晶シリコン島を形成する部分としてくぼみ
部を第１のフオトリソグラフイ技術と異方性エツ
チングにより形成しさらに後に高耐圧素子部分離
のための深い第1V溝と低耐圧素子分離用の浅い
第2V溝とを第２又はさらに第３のフオトリソグ
ラフイ技術と異方性エツチングにより形成する必
要がある。
い単結晶シリコン島を形成する部分としてくぼみ
部を第１のフオトリソグラフイ技術と異方性エツ
チングにより形成しさらに後に高耐圧素子部分離
のための深い第1V溝と低耐圧素子分離用の浅い
第2V溝とを第２又はさらに第３のフオトリソグ
ラフイ技術と異方性エツチングにより形成する必
要がある。
したがつて、第２第３のフオトリソグラフイ工
程では非常にウエハーの割れが発生しやすく、ま
た異方性エツチング回数が少くとも２回以上必要
となり工程数が増加し歩留りの低下とコスト上昇
を招くという欠点がある。
程では非常にウエハーの割れが発生しやすく、ま
た異方性エツチング回数が少くとも２回以上必要
となり工程数が増加し歩留りの低下とコスト上昇
を招くという欠点がある。
本発明では上記の問題点に対し、高耐圧素子部
の深い単結晶シリコン島を絶縁分離するためのシ
リコン基板表面からの深いＶ溝と、低耐圧素子部
の浅い単結晶シリコン島を形成するためのくぼみ
部とその表面からの浅いＶ溝を高耐圧素子部単結
晶シリコ島の底部となる部分に厚いマスク用膜を
低耐圧素子部単結晶シリコン島の底部となる位置
には所望する低耐圧素子部単結晶シリコン島の深
さから決定される適度の膜厚を有する上記のマス
ク膜より薄いマスク膜を用いることにより１回の
異方性エツチングにより高耐圧素子部と低耐圧素
子部の深さの異なる単結晶シリコン同を同時に形
成することを可能とする誘電体絶縁分離基板の製
造方法を提供するものである。
の深い単結晶シリコン島を絶縁分離するためのシ
リコン基板表面からの深いＶ溝と、低耐圧素子部
の浅い単結晶シリコン島を形成するためのくぼみ
部とその表面からの浅いＶ溝を高耐圧素子部単結
晶シリコ島の底部となる部分に厚いマスク用膜を
低耐圧素子部単結晶シリコン島の底部となる位置
には所望する低耐圧素子部単結晶シリコン島の深
さから決定される適度の膜厚を有する上記のマス
ク膜より薄いマスク膜を用いることにより１回の
異方性エツチングにより高耐圧素子部と低耐圧素
子部の深さの異なる単結晶シリコン同を同時に形
成することを可能とする誘電体絶縁分離基板の製
造方法を提供するものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。ま
ず（100）面を表面とした単結晶シリコン基板１
上の高耐圧素子部単結晶シリコン島の底面となる
部分に第１図ａのようにフオトリソグラフイ技術
により、マスク材として十分な厚さt1を有する酸
化膜２を形成する。この膜厚t1は高耐圧素子部を
分離するためのＶ溝深さを異方性エツチングで形
成するに十分たえる厚さである。
第１図は本発明の一実施例の縦断面図である。ま
ず（100）面を表面とした単結晶シリコン基板１
上の高耐圧素子部単結晶シリコン島の底面となる
部分に第１図ａのようにフオトリソグラフイ技術
により、マスク材として十分な厚さt1を有する酸
化膜２を形成する。この膜厚t1は高耐圧素子部を
分離するためのＶ溝深さを異方性エツチングで形
成するに十分たえる厚さである。
次に低耐圧素子部単結晶シリコン島の底面とな
る位置に低耐圧素子部に所望される島の深さd2よ
り(1)式より計算される所定の膜厚t2を有する酸化
膜３を第１図ｂのようにフオトリソグラフイ技術
により形成する本実施例の場合d2＝d3となつてい
る。
る位置に低耐圧素子部に所望される島の深さd2よ
り(1)式より計算される所定の膜厚t2を有する酸化
膜３を第１図ｂのようにフオトリソグラフイ技術
により形成する本実施例の場合d2＝d3となつてい
る。
t2＝RSiO2／RSi(100)・d3 RSiO2≪RSi(100)
RSiO2：使用するマスク材酸化膜の使用する水酸
化カリウム系エツチング液によるエツチングレ
ート一般的に20〜70Å／分 RSi(100)：使用する単結晶シリコン基板の（100）
面における水酸化カリウム系エツチング液によ
るエツチングレート一般的に0.5μｍ〜1.5μｍ／
分 また、エツチングされる部分の基板表面の幅
W1は所望される高耐圧素子部単結晶シリコン島
深さd1によつて決定される。
化カリウム系エツチング液によるエツチングレ
ート一般的に20〜70Å／分 RSi(100)：使用する単結晶シリコン基板の（100）
面における水酸化カリウム系エツチング液によ
るエツチングレート一般的に0.5μｍ〜1.5μｍ／
分 また、エツチングされる部分の基板表面の幅
W1は所望される高耐圧素子部単結晶シリコン島
深さd1によつて決定される。
次に上記の厚さの違うマスク材酸化膜を用いた
単結晶シリコン基板水酸化カリウム系のエツチン
グ液によりエツチングする。まず、異方性エツチ
が深さd3まで進むと第１図ｃのように低耐圧素子
部単結晶シリコン島の底面の位置の酸化膜マスク
材がエツチング液により完全に除去されシリコン
基板表面の（100）面４がエツチング液と接触し
はじめる。さらにエツチングが進行すると第１図
ｄのように各シリコン島を絶縁分離するためのＶ
溝５が異方性エツチにより継続してエツチングさ
れるのと並列して低耐圧部シリコン島の底面を形
成するためのエツチングも進行する。
単結晶シリコン基板水酸化カリウム系のエツチン
グ液によりエツチングする。まず、異方性エツチ
が深さd3まで進むと第１図ｃのように低耐圧素子
部単結晶シリコン島の底面の位置の酸化膜マスク
材がエツチング液により完全に除去されシリコン
基板表面の（100）面４がエツチング液と接触し
はじめる。さらにエツチングが進行すると第１図
ｄのように各シリコン島を絶縁分離するためのＶ
溝５が異方性エツチにより継続してエツチングさ
れるのと並列して低耐圧部シリコン島の底面を形
成するためのエツチングも進行する。
最終的には第１図ｅのように高耐圧素子部のシ
リコン島間を分離するための深いＶ溝６と低耐圧
素子部の浅いシリコン島の底面７と低耐圧素子部
間又は低耐圧素子部と高耐圧素子部とを絶縁分離
するための比較的浅いＶ溝８が１回のエツチング
で同時に形成される。
リコン島間を分離するための深いＶ溝６と低耐圧
素子部の浅いシリコン島の底面７と低耐圧素子部
間又は低耐圧素子部と高耐圧素子部とを絶縁分離
するための比較的浅いＶ溝８が１回のエツチング
で同時に形成される。
次いで第１図ｆのように高濃度不純物領域９及
び絶縁酸化膜１０を形成しその上から第１図ｇの
ように支持体として多結晶シリコン層１１を積層
し研磨などによりＶ溝の先端部まで単結晶シリコ
ンを除去することにより第１図ｈのように高耐圧
素子部とな深い単結晶シリコン島１３と、低耐圧
素子部となる浅い単結晶シリコン島１２を形成す
ることができる。
び絶縁酸化膜１０を形成しその上から第１図ｇの
ように支持体として多結晶シリコン層１１を積層
し研磨などによりＶ溝の先端部まで単結晶シリコ
ンを除去することにより第１図ｈのように高耐圧
素子部とな深い単結晶シリコン島１３と、低耐圧
素子部となる浅い単結晶シリコン島１２を形成す
ることができる。
なお実施例の場合高耐圧素子部単結晶シリコン
島分離用Ｖ溝も低耐圧素子部単結晶シリコン島分
離用Ｖ溝もその先端部は常に同時にエツチングが
進行するため基板表面からの深さは等しく同一平
面上にあり、研磨工程で先端部まで研削する場合
非常に制御が容易である。
島分離用Ｖ溝も低耐圧素子部単結晶シリコン島分
離用Ｖ溝もその先端部は常に同時にエツチングが
進行するため基板表面からの深さは等しく同一平
面上にあり、研磨工程で先端部まで研削する場合
非常に制御が容易である。
以上説明したように本発明は単結晶シリコン基
板上の高耐圧素子部単結晶シリコン島の底部とな
る部分に耐異方性エツチング用の厚いマスク膜を
低耐圧素子部単結晶シリコン島の底部となる位置
には所望する低耐圧素子部単結晶シリコン島の深
さから決定される。適度の膜厚のマスク膜をフオ
トリソグラフイ技術により平ウエハーの状態で形
成することにより、容易に１回の異方性エツチン
グで各シリコン島間の絶縁分離用のＶ溝を形成し
深さの違う高耐圧素子部と低耐圧素子部の単結晶
シリコン島を同時に形成することができ、フオト
リソグラフイ工程でのウエハーの割れ防止や製造
工程数の低減及び歩留の向上ができ高価な誘電耐
絶縁分離基板のコスト低減できる効果がある。
板上の高耐圧素子部単結晶シリコン島の底部とな
る部分に耐異方性エツチング用の厚いマスク膜を
低耐圧素子部単結晶シリコン島の底部となる位置
には所望する低耐圧素子部単結晶シリコン島の深
さから決定される。適度の膜厚のマスク膜をフオ
トリソグラフイ技術により平ウエハーの状態で形
成することにより、容易に１回の異方性エツチン
グで各シリコン島間の絶縁分離用のＶ溝を形成し
深さの違う高耐圧素子部と低耐圧素子部の単結晶
シリコン島を同時に形成することができ、フオト
リソグラフイ工程でのウエハーの割れ防止や製造
工程数の低減及び歩留の向上ができ高価な誘電耐
絶縁分離基板のコスト低減できる効果がある。
第１図は本発明の実施例を製造工程順に示す工
程断面図である、第２図は従来の誘電体絶縁分離
基板の製造方法を工程順に示す工程断面図であ
る。 第１図 １……単結晶シリコン基板、２……酸
化膜、３……酸化膜、４……基板表面、５……Ｖ
溝、６……Ｖ溝、７……低耐圧素子部シリコン島
底部、８……浅いＶ溝、９……高濃度不純物領
域、１０……絶縁酸化膜、１１……多結晶シリコ
ン、１２……低耐圧素子部シリコン島、１３……
高耐圧素子部シリコン島、第２図 １……単結晶
シリコン基板、２……マスク膜、３……くぼみ
部、４……第1V溝、５……第2V溝、６……高濃
度不純物領域、７……絶縁膜、８……多結晶シリ
コン層、９……高耐圧素子部シリコン島、１０…
…低耐圧素子部シリコン島。
程断面図である、第２図は従来の誘電体絶縁分離
基板の製造方法を工程順に示す工程断面図であ
る。 第１図 １……単結晶シリコン基板、２……酸
化膜、３……酸化膜、４……基板表面、５……Ｖ
溝、６……Ｖ溝、７……低耐圧素子部シリコン島
底部、８……浅いＶ溝、９……高濃度不純物領
域、１０……絶縁酸化膜、１１……多結晶シリコ
ン、１２……低耐圧素子部シリコン島、１３……
高耐圧素子部シリコン島、第２図 １……単結晶
シリコン基板、２……マスク膜、３……くぼみ
部、４……第1V溝、５……第2V溝、６……高濃
度不純物領域、７……絶縁膜、８……多結晶シリ
コン層、９……高耐圧素子部シリコン島、１０…
…低耐圧素子部シリコン島。
Claims (1)
- １ 単結晶半導体基板の表面に選択的に一定厚さ
のマスク用薄膜を形成しエツチングにより所望深
さのＶ字溝を形成し、多結晶半導体を支持体と
し、酸化膜で包まれて相互に絶縁分離された複数
の単結晶半導体領域を有する誘電体絶縁分離型集
積回路の製造方法において、単結晶半導体基板の
表面に選択的に少なくとも２種類の厚さの異なる
マスク用薄膜を形成する工程と、１回のエツチン
グ工程により、所定領域に所定の深さの複数のＶ
字溝と所望の深さおよび開口寸法を有するくぼみ
部とその表面の所定の位置に所定の深さを有する
Ｖ字溝とを同時に形成する工程を有し深さの異な
る単結晶半導体領域を形成することを特徴とする
誘電体絶縁分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23020285A JPS6288334A (ja) | 1985-10-15 | 1985-10-15 | 誘電体絶縁分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23020285A JPS6288334A (ja) | 1985-10-15 | 1985-10-15 | 誘電体絶縁分離基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288334A JPS6288334A (ja) | 1987-04-22 |
| JPH0574939B2 true JPH0574939B2 (ja) | 1993-10-19 |
Family
ID=16904177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23020285A Granted JPS6288334A (ja) | 1985-10-15 | 1985-10-15 | 誘電体絶縁分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288334A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268253A (ja) * | 1987-04-24 | 1988-11-04 | Matsushita Electric Works Ltd | 絶縁層分離基板およびその製法 |
| US6833602B1 (en) * | 2002-09-06 | 2004-12-21 | Lattice Semiconductor Corporation | Device having electrically isolated low voltage and high voltage regions and process for fabricating the device |
-
1985
- 1985-10-15 JP JP23020285A patent/JPS6288334A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6288334A (ja) | 1987-04-22 |
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