JPS6288334A - 誘電体絶縁分離基板の製造方法 - Google Patents
誘電体絶縁分離基板の製造方法Info
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- JPS6288334A JPS6288334A JP23020285A JP23020285A JPS6288334A JP S6288334 A JPS6288334 A JP S6288334A JP 23020285 A JP23020285 A JP 23020285A JP 23020285 A JP23020285 A JP 23020285A JP S6288334 A JPS6288334 A JP S6288334A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は誘電体分離型の半導体集積回路装置の製造方
法に関するものである。
法に関するものである。
ｗｆｊ電体絶縁分離基板内に高耐圧素子と低耐圧素子を
合わせて形成する場合、高耐圧素子の耐圧性能を満足す
るため基板は高比抵抗で絶縁分離された単結晶シリコン
島の島の深さは一般的に４０μｍ以上の深さが必要であ
る。一方低耐圧素子に要求される単結晶シリコン島の深
さは２０βｍ程度で十分であるが一般的な製造工程の場
合低耐圧素子部も高耐圧素子部と同様の島の深さとなり
島の底部に高濃度不純物拡散領域を設けてもコレクター
直列抵抗が非常に大きい欠点があった。
合わせて形成する場合、高耐圧素子の耐圧性能を満足す
るため基板は高比抵抗で絶縁分離された単結晶シリコン
島の島の深さは一般的に４０μｍ以上の深さが必要であ
る。一方低耐圧素子に要求される単結晶シリコン島の深
さは２０βｍ程度で十分であるが一般的な製造工程の場
合低耐圧素子部も高耐圧素子部と同様の島の深さとなり
島の底部に高濃度不純物拡散領域を設けてもコレクター
直列抵抗が非常に大きい欠点があった。
従来これに対応し高耐圧素子部の単結晶シリコ／層のみ
を厚く低耐圧素子部の単結晶シリコン島を薄く形成する
技術として第２図に示す製造法がある。
を厚く低耐圧素子部の単結晶シリコン島を薄く形成する
技術として第２図に示す製造法がある。
従来法では（１００）面を表面とする単結晶シリコン基
板１に第２図（ａ）のようにマスク材２としての酸化膜
Ｓｉｎ、などをフォトリソグラフィ技術により所定の領
域に形成し、第２図（ｂ）のように工。
板１に第２図（ａ）のようにマスク材２としての酸化膜
Ｓｉｎ、などをフォトリソグラフィ技術により所定の領
域に形成し、第２図（ｂ）のように工。
チングにより所望の深さｄｓを有するくぼみ部３を最初
に形成する。一般にこのエツチングは水酸化カリウム（
ＫＯＨ）水溶液などのアルカリ性水溶液による異方性工
、チが用いられる。
に形成する。一般にこのエツチングは水酸化カリウム（
ＫＯＨ）水溶液などのアルカリ性水溶液による異方性工
、チが用いられる。
次に上記単結晶シリコン基板の表面の所定の位置に高耐
圧素子部を形成する為の所望の深さｄ。
圧素子部を形成する為の所望の深さｄ。
の深い第１Ｖ＠４をさらに低耐圧素子部となるくほみ部
３の表面の所定の位置に所望の深さｄｔの浅い第２ｖ溝
５をフォトリソグラフィ技術と異方性エツチング技術と
により形成する。異方性エツチング後の断面は８１４２
図ｔｃ＋のようで第１■溝と第２■溝の先端はほぼ同一
平面上にあるように形成されることが望ましい。
３の表面の所定の位置に所望の深さｄｔの浅い第２ｖ溝
５をフォトリソグラフィ技術と異方性エツチング技術と
により形成する。異方性エツチング後の断面は８１４２
図ｔｃ＋のようで第１■溝と第２■溝の先端はほぼ同一
平面上にあるように形成されることが望ましい。
次に第２図（ｄ）のように高一度不純物領域６と、絶縁
膜７を形成し、第２図（ｅ）のように支持体としての多
結晶シリコン層８を厚く積みさらに研磨などにより第１
■溝４、第２■溝５の先端部まで単結晶シリコンを除去
することにより、第２図（ｆ）のように高耐圧素子部と
なる深い単結晶シリコン島９と低耐圧素子部用の浅い単
結晶シリコン島１０を形成している。
膜７を形成し、第２図（ｅ）のように支持体としての多
結晶シリコン層８を厚く積みさらに研磨などにより第１
■溝４、第２■溝５の先端部まで単結晶シリコンを除去
することにより、第２図（ｆ）のように高耐圧素子部と
なる深い単結晶シリコン島９と低耐圧素子部用の浅い単
結晶シリコン島１０を形成している。
上述した従来の製造方法は低耐圧素子部用の浅い単結晶
シリコン島を形成する部分としてくぼみ部を第１のフォ
トリソグラフィ技術と異方性工。
シリコン島を形成する部分としてくぼみ部を第１のフォ
トリソグラフィ技術と異方性工。
チングにより形成しさらに後に高耐圧素子部分離のため
の深い第１ｖ溝と低耐圧素子分離用の浅い第２■溝とを
第２又はさらに第３のフォトリングラフィ技術と異方性
エツチングにより形成する必要がある。
の深い第１ｖ溝と低耐圧素子分離用の浅い第２■溝とを
第２又はさらに第３のフォトリングラフィ技術と異方性
エツチングにより形成する必要がある。
したがって、第２第３のフォトリングラフィ工程では非
常にウェハーの割れが発生しやすく、また異方性エツチ
ング回数が少くとも２回以上必要となり工程数が増加し
歩留りの低下とコスト上昇を招くという欠点がある。
常にウェハーの割れが発生しやすく、また異方性エツチ
ング回数が少くとも２回以上必要となり工程数が増加し
歩留りの低下とコスト上昇を招くという欠点がある。
本発明では上記の問題点に対し、高耐圧素子部の深い単
結晶シリコン島を絶縁分離するためのシリコン基板表面
からの深い■溝と、低耐圧素子部の浅い単結晶シリコン
島を形成するためのくほみ部とその表面からの浅い■溝
を高耐圧素子部単結晶シリコン島の底部となる部分に厚
いマスク用膜を低耐圧素子部単結晶シリコン島の底部と
なる位置には所望する低耐圧素子部単結晶シリコン島の
深さから決定される適度の膜厚を有する上記のマスク膜
より薄いマスク膜を用いることにより１回の異方性エツ
チングにより高耐圧素子部と低耐圧素子部の深さの異な
る単結晶シリコン島を同時に形成することを可能とする
訪電体絶縁分離基板の製造方法を提供するものである。
結晶シリコン島を絶縁分離するためのシリコン基板表面
からの深い■溝と、低耐圧素子部の浅い単結晶シリコン
島を形成するためのくほみ部とその表面からの浅い■溝
を高耐圧素子部単結晶シリコン島の底部となる部分に厚
いマスク用膜を低耐圧素子部単結晶シリコン島の底部と
なる位置には所望する低耐圧素子部単結晶シリコン島の
深さから決定される適度の膜厚を有する上記のマスク膜
より薄いマスク膜を用いることにより１回の異方性エツ
チングにより高耐圧素子部と低耐圧素子部の深さの異な
る単結晶シリコン島を同時に形成することを可能とする
訪電体絶縁分離基板の製造方法を提供するものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。まず（１
００）面を表面とした単結晶シリコン基板１上の高耐圧
素子部単結晶シリコン島の底面となる部分に第１図（ａ
）のようにフォトリソグラフィ技術により、マスク材と
１〜て十分な厚さｔｌを有する酸化膜２を形成する。こ
の膜厚ｔ１ は高耐圧素子部を分離するための■溝深
さを異方性エツチングで形成するに十分たえる厚さであ
る。
００）面を表面とした単結晶シリコン基板１上の高耐圧
素子部単結晶シリコン島の底面となる部分に第１図（ａ
）のようにフォトリソグラフィ技術により、マスク材と
１〜て十分な厚さｔｌを有する酸化膜２を形成する。こ
の膜厚ｔ１ は高耐圧素子部を分離するための■溝深
さを異方性エツチングで形成するに十分たえる厚さであ
る。
次に低耐圧素子部単結晶シリコン島の底面となる位置に
低耐圧素子部に所望される島の深さｄ。
低耐圧素子部に所望される島の深さｄ。
より（１）式により計算される所定の膜厚ｔ、を有する
酸化膜３を第１図ｆｂ）のようにフォトリングラフィ技
術により形成する本実施例の場合ｄ、 −ｄ、となって
いる。
酸化膜３を第１図ｆｂ）のようにフォトリングラフィ技
術により形成する本実施例の場合ｄ、 −ｄ、となって
いる。
ｋＬｓｔｏ、 ：使用するマスク材酸化膜の使用する
水酸化カリウム系エツチング液によるエ ツチングレート一般的に２０〜７ ｏ彰僚ａｓ ｔ （
ｔｏｏ） ：使用する単結晶シリコン基板の（１００）
面における水酸化カリウム系エツチン グ液によるエツチングレート一般的に ０．５μｍ〜１．５μｍ／分 また、エツチングされる部分の基板表面の幅Ｗ１は所望
される高耐圧素子部単結晶シリコン島深さｄｌ によ
って決定される。
水酸化カリウム系エツチング液によるエ ツチングレート一般的に２０〜７ ｏ彰僚ａｓ ｔ （
ｔｏｏ） ：使用する単結晶シリコン基板の（１００）
面における水酸化カリウム系エツチン グ液によるエツチングレート一般的に ０．５μｍ〜１．５μｍ／分 また、エツチングされる部分の基板表面の幅Ｗ１は所望
される高耐圧素子部単結晶シリコン島深さｄｌ によ
って決定される。
次に上記の厚さの違うマスク材酸化膜を用いた単結晶ク
リコン基板水酸化カリウム系のエツチング液によりエツ
チングする。ｉず、異方性エッチが深さｄ、まで進むと
第１図（Ｃ）のように低耐圧素子部単結晶シリコン島の
底面の位置の酸化膜マスク材がエツチング液により完全
に除去されシリコン基板表面の（１００）面４がエツチ
ング液と接触しはじめる。さらにエツチングが進行する
と第１図（ｄ）のように各シリコン島を絶縁分離するた
めのＶ＃５が異方性エッチにより継続してエツチングさ
れるのと並列して低耐圧部シリコン島の底部を形成する
ためのエツチングも進行する。
リコン基板水酸化カリウム系のエツチング液によりエツ
チングする。ｉず、異方性エッチが深さｄ、まで進むと
第１図（Ｃ）のように低耐圧素子部単結晶シリコン島の
底面の位置の酸化膜マスク材がエツチング液により完全
に除去されシリコン基板表面の（１００）面４がエツチ
ング液と接触しはじめる。さらにエツチングが進行する
と第１図（ｄ）のように各シリコン島を絶縁分離するた
めのＶ＃５が異方性エッチにより継続してエツチングさ
れるのと並列して低耐圧部シリコン島の底部を形成する
ためのエツチングも進行する。
最終的には第１図ｆｅ）のように高耐圧素子部のシリコ
ン高量を分離するだめの深い■溝６と低耐圧素子部の浅
いシリコン島の底部７と低耐圧素子部間又は低耐圧素子
部と高耐圧素子部とを絶縁分離するための比較的浅い■
＃８が１回のエツチングで同時に形成される。
ン高量を分離するだめの深い■溝６と低耐圧素子部の浅
いシリコン島の底部７と低耐圧素子部間又は低耐圧素子
部と高耐圧素子部とを絶縁分離するための比較的浅い■
＃８が１回のエツチングで同時に形成される。
次いで第１図（ｆ）のように高濃度不純物領域９及び絶
縁酸化膜１０を形成しその上から第１図（ｇ）のように
支持体として多結晶シリコン層１１を積層し研磨などに
よりＶ溝の先端部捷で単結晶シリコンを除去することに
より第１図（ｈ）のように高耐圧素子部となる深い単結
晶シリコン島１３と、低耐圧素子部となる浅い単結晶シ
リコン島１２を形成することができる。
縁酸化膜１０を形成しその上から第１図（ｇ）のように
支持体として多結晶シリコン層１１を積層し研磨などに
よりＶ溝の先端部捷で単結晶シリコンを除去することに
より第１図（ｈ）のように高耐圧素子部となる深い単結
晶シリコン島１３と、低耐圧素子部となる浅い単結晶シ
リコン島１２を形成することができる。
なお実施例の場合高耐圧素子部単結晶シリコン島分離用
■溝も低耐圧素子部単結晶シリコン島分離用Ｖ溝もその
先端部は常に同時にエツチングが進行するため基板表面
からの深さは等しく同一平面−Ｆにあり、研磨工程で先
端部まで研削する場合非常に制御が容易である。
■溝も低耐圧素子部単結晶シリコン島分離用Ｖ溝もその
先端部は常に同時にエツチングが進行するため基板表面
からの深さは等しく同一平面−Ｆにあり、研磨工程で先
端部まで研削する場合非常に制御が容易である。
以上８Ｇ１明したように本発明は単結晶シリコン基板上
の高耐圧素子部単結晶シリコン島の底部となる部分に耐
異方性エツチング用の厚いマスク膜を低耐圧素子部単結
晶シリコン島の底部となる位置には所望する低耐圧素子
部単結晶シリコン島の深さから決定される、適度の膜厚
のマスク膜をフォトリノグラフィ技術により平ウェハー
の状態で形成することにより、容易に１回の異方性エツ
チングで各シリコン高量の絶縁分離用の■溝を形成し深
さの違う高耐圧素子部と低耐圧素子部の単結晶シリコン
島を同時に形成することができ、フォトリングラフィ工
程でのウェハーの割れ防止や製造工程数の低減及び歩貿
の向上ができ高価な誘電体絶縁分離基板のコスト低減で
きる効果がある。
の高耐圧素子部単結晶シリコン島の底部となる部分に耐
異方性エツチング用の厚いマスク膜を低耐圧素子部単結
晶シリコン島の底部となる位置には所望する低耐圧素子
部単結晶シリコン島の深さから決定される、適度の膜厚
のマスク膜をフォトリノグラフィ技術により平ウェハー
の状態で形成することにより、容易に１回の異方性エツ
チングで各シリコン高量の絶縁分離用の■溝を形成し深
さの違う高耐圧素子部と低耐圧素子部の単結晶シリコン
島を同時に形成することができ、フォトリングラフィ工
程でのウェハーの割れ防止や製造工程数の低減及び歩貿
の向上ができ高価な誘電体絶縁分離基板のコスト低減で
きる効果がある。
第１図は本発明の実施例を製造工程順に示す工程断面図
である、第２図は従来の誘電体絶縁分離基板の製造方法
を工程順に示す工程断面図である。 第１図 １・・・・・・単結晶シリコン基板、２・・・
・・・酸化膜、３・・・・・・酸化膜、４・・・・・・
基板表面、５・・・・・・■溝、６・・・・・・Ｖ溝、
７・・・・・・低耐圧素子部シリコン島底部、８・・・
・・・浅い■溝、９・・・・・・高濃度不純物領域、１
０・・・・・・絶縁酸化膜、１１・・・・・・多結晶シ
リコン、１２・・・・・・低耐圧素子部シリコン島、１
３・・・・・・高耐圧素子部シリコン島、 第２図 １・・・・・・単結晶シリコン基板、２・・・
・・・マスク膜、３・・・・・・くぼみ部、４・・・・
・・第１ｖ溝、５・・・・・・第２■溝、６・・・・・
・高濃度不純物領域、７・・・・・・絶縁膜、８・・・
・・・多結晶シリコン層、９・・・・・・高耐圧素子部
シリコン島、１０・−・・・・低耐圧素子部シリコン島
〇 ｌＯ− 八 リ ←ｉ
〜−（コ −４−１
１’、ｎ−
である、第２図は従来の誘電体絶縁分離基板の製造方法
を工程順に示す工程断面図である。 第１図 １・・・・・・単結晶シリコン基板、２・・・
・・・酸化膜、３・・・・・・酸化膜、４・・・・・・
基板表面、５・・・・・・■溝、６・・・・・・Ｖ溝、
７・・・・・・低耐圧素子部シリコン島底部、８・・・
・・・浅い■溝、９・・・・・・高濃度不純物領域、１
０・・・・・・絶縁酸化膜、１１・・・・・・多結晶シ
リコン、１２・・・・・・低耐圧素子部シリコン島、１
３・・・・・・高耐圧素子部シリコン島、 第２図 １・・・・・・単結晶シリコン基板、２・・・
・・・マスク膜、３・・・・・・くぼみ部、４・・・・
・・第１ｖ溝、５・・・・・・第２■溝、６・・・・・
・高濃度不純物領域、７・・・・・・絶縁膜、８・・・
・・・多結晶シリコン層、９・・・・・・高耐圧素子部
シリコン島、１０・−・・・・低耐圧素子部シリコン島
〇 ｌＯ− 八 リ ←ｉ
〜−（コ −４−１
１’、ｎ−
Claims (1)
- 単結晶半導体基板の表面に選択的に一定厚さのマスク用
薄膜を形成しエッチングにより所望深さのＶ字溝を形成
し、多結晶半導体を支持体とし、酸化膜で包まれて相互
に絶縁分離された複数の単結晶半導体領域を有する誘電
体絶縁分離型集積回路の製造方法において、単結晶半導
体基板の表面に選択的に少なくとも２種類の厚さの異な
るマスク用薄膜を形成する工程と、１回のエッチング工
程により、所定領域に所定の深さの複数のＶ字溝と所望
の深さおよび開口寸法を有するくぼみ部とその表面の所
定の位置に所定の深さを有するＶ字溝とを同時に形成す
る工程を有し深さの異なる単結晶半導体領域を形成する
ことを特徴とする誘電体絶縁分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23020285A JPS6288334A (ja) | 1985-10-15 | 1985-10-15 | 誘電体絶縁分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23020285A JPS6288334A (ja) | 1985-10-15 | 1985-10-15 | 誘電体絶縁分離基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288334A true JPS6288334A (ja) | 1987-04-22 |
| JPH0574939B2 JPH0574939B2 (ja) | 1993-10-19 |
Family
ID=16904177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23020285A Granted JPS6288334A (ja) | 1985-10-15 | 1985-10-15 | 誘電体絶縁分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288334A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268253A (ja) * | 1987-04-24 | 1988-11-04 | Matsushita Electric Works Ltd | 絶縁層分離基板およびその製法 |
| US6833602B1 (en) * | 2002-09-06 | 2004-12-21 | Lattice Semiconductor Corporation | Device having electrically isolated low voltage and high voltage regions and process for fabricating the device |
-
1985
- 1985-10-15 JP JP23020285A patent/JPS6288334A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268253A (ja) * | 1987-04-24 | 1988-11-04 | Matsushita Electric Works Ltd | 絶縁層分離基板およびその製法 |
| US6833602B1 (en) * | 2002-09-06 | 2004-12-21 | Lattice Semiconductor Corporation | Device having electrically isolated low voltage and high voltage regions and process for fabricating the device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574939B2 (ja) | 1993-10-19 |
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