JPH0575450A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH0575450A JPH0575450A JP3234810A JP23481091A JPH0575450A JP H0575450 A JPH0575450 A JP H0575450A JP 3234810 A JP3234810 A JP 3234810A JP 23481091 A JP23481091 A JP 23481091A JP H0575450 A JPH0575450 A JP H0575450A
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Abstract
(57)【要約】
【目的】記録媒体に記録されたデータ信号の再生等に用
いる位相同期回路を構成するチャージポンプを、低消費
電力でオフセットの少ない回路で実現し、また、周波数
位相比較器と組合せ可能とし、広いキャプチャレンジを
実現することを目的とする。 【構成】位相比較器からの位相進み信号、遅れ信号ＩＮ
Ｃ、ＤＥＣのパルス幅を電圧に変換する第１、第２の積
分回路３０２、３０３と、これらの積分回路が積分を開
始する直前に零電位にリセットさせる信号ＴＲＥＳＥＴ
をＩＮＣ信号、ＤＥＣ信号から生成する回路３０１と、
２つの積分出力電圧を差動入力で受けてその電圧差に応
じた平均電流を出力する電圧−電流変換回路３０４とを
有するチャージポンプとする。
いる位相同期回路を構成するチャージポンプを、低消費
電力でオフセットの少ない回路で実現し、また、周波数
位相比較器と組合せ可能とし、広いキャプチャレンジを
実現することを目的とする。 【構成】位相比較器からの位相進み信号、遅れ信号ＩＮ
Ｃ、ＤＥＣのパルス幅を電圧に変換する第１、第２の積
分回路３０２、３０３と、これらの積分回路が積分を開
始する直前に零電位にリセットさせる信号ＴＲＥＳＥＴ
をＩＮＣ信号、ＤＥＣ信号から生成する回路３０１と、
２つの積分出力電圧を差動入力で受けてその電圧差に応
じた平均電流を出力する電圧−電流変換回路３０４とを
有するチャージポンプとする。
Description
【０００１】
【産業上の利用分野】本発明は、磁気ディスク等の記録
媒体に記載されたデータ信号を復号化して再生する記録
データ再生装置などに用いる位相同期回路に関する。
媒体に記載されたデータ信号を復号化して再生する記録
データ再生装置などに用いる位相同期回路に関する。
【０００２】
【従来の技術】磁気ディスク装置等において、記録デー
タ信号を再生するときに用いられる位相同期回路は、従
来図７に示すブロック構成が一般的であり、その動作を
示すタイムチャートを図８に示す。
タ信号を再生するときに用いられる位相同期回路は、従
来図７に示すブロック構成が一般的であり、その動作を
示すタイムチャートを図８に示す。
【０００３】位相比較器１０１は、入力信号１０５と電
圧制御発振器（以下ＶＣＯ）１０４が出力するＶＣＯク
ロック１１０の位相を比較し、入力信号１０５の位相が
ＶＣＯクロック１１０の位相より進んでいるときは、そ
の時間だけＩＮＣ信号１０６を出力し、その逆に遅れて
いるときは、ＤＥＣ信号１０７を出力する。チャージポ
ンプ２は、このＩＮＣ信号１０６、ＤＥＣ信号１０７を
受けて、ＩＮＣ信号１０６に応じてチャージ動作を、Ｄ
ＥＣ信号１０７に応じてディスチャージ動作を行う。ル
ープフィルタ１０３は、チャージポンプ２の出力８を積
分平滑し、ＶＣＯ制御電圧１０９を生成する。ＶＣＯ１
０４は、ＶＣＯ制御電圧１０９に対応した周波数のＶＣ
Ｏクロック１１０を出力する。このように位相同期回路
が動作して、ＶＣＯクロック１１０の位相を入力信号１
０５の位相に一致させる。
圧制御発振器（以下ＶＣＯ）１０４が出力するＶＣＯク
ロック１１０の位相を比較し、入力信号１０５の位相が
ＶＣＯクロック１１０の位相より進んでいるときは、そ
の時間だけＩＮＣ信号１０６を出力し、その逆に遅れて
いるときは、ＤＥＣ信号１０７を出力する。チャージポ
ンプ２は、このＩＮＣ信号１０６、ＤＥＣ信号１０７を
受けて、ＩＮＣ信号１０６に応じてチャージ動作を、Ｄ
ＥＣ信号１０７に応じてディスチャージ動作を行う。ル
ープフィルタ１０３は、チャージポンプ２の出力８を積
分平滑し、ＶＣＯ制御電圧１０９を生成する。ＶＣＯ１
０４は、ＶＣＯ制御電圧１０９に対応した周波数のＶＣ
Ｏクロック１１０を出力する。このように位相同期回路
が動作して、ＶＣＯクロック１１０の位相を入力信号１
０５の位相に一致させる。
【０００４】位相比較器１０１には、通常の位相比較器
の他に、周波数位相比較器を用いることもある。周波数
位相比較器は、同期引き込み時などに使われ、例えば図
９に示すようにフリップフリップ９１、９２、ＮＡＮＤ
９３、分周回路９４で構成することができる。フリップ
フロップ９１のＣＫ端子に入力信号１０５を入力し、フ
リップフロップ９２のＣＫ端子には、分周回路９４（こ
こでは３分周回路とした）で入力信号１０５の周波数と
等しくなるようにＶＣＯクロック１１０を分周した分周
クロック９５を入力する。
の他に、周波数位相比較器を用いることもある。周波数
位相比較器は、同期引き込み時などに使われ、例えば図
９に示すようにフリップフリップ９１、９２、ＮＡＮＤ
９３、分周回路９４で構成することができる。フリップ
フロップ９１のＣＫ端子に入力信号１０５を入力し、フ
リップフロップ９２のＣＫ端子には、分周回路９４（こ
こでは３分周回路とした）で入力信号１０５の周波数と
等しくなるようにＶＣＯクロック１１０を分周した分周
クロック９５を入力する。
【０００５】この回路の動作を図１０を用いて説明す
る。入力信号１０５の位相が分周クロック９５よりも進
んでいる場合は、まず入力信号１０５の立ち上がりエッ
ジでＩＮＣ信号１０６が立ち上がり、分周クロック９５
の立ち上がりでＤＥＣ信号１０７が立ち上がるとともに
ＮＡＮＤ出力９６が“Ｌ”レベルになり、フリップフロ
ップ９１、９２がリセットされ、ＩＮＣ信号１０６、Ｄ
ＥＣ信号１０７が立ち下がる。逆に入力信号１０５の位
相が分周クロック９５よりも遅れている場合は、まず分
周クロック９５の立ち上がりエッジでＤＥＣ信号１０７
が立ち上がり、入力信号１０５の立ち上がりでＩＮＣ信
号１０６が立ち上がるとともにＮＡＮＤ出力９６が
“Ｌ”レベルになり、フリップフロップ９１、９２がリ
セットされ、ＩＮＣ信号１０６、ＤＥＣ信号１０７が立
ち下がる。
る。入力信号１０５の位相が分周クロック９５よりも進
んでいる場合は、まず入力信号１０５の立ち上がりエッ
ジでＩＮＣ信号１０６が立ち上がり、分周クロック９５
の立ち上がりでＤＥＣ信号１０７が立ち上がるとともに
ＮＡＮＤ出力９６が“Ｌ”レベルになり、フリップフロ
ップ９１、９２がリセットされ、ＩＮＣ信号１０６、Ｄ
ＥＣ信号１０７が立ち下がる。逆に入力信号１０５の位
相が分周クロック９５よりも遅れている場合は、まず分
周クロック９５の立ち上がりエッジでＤＥＣ信号１０７
が立ち上がり、入力信号１０５の立ち上がりでＩＮＣ信
号１０６が立ち上がるとともにＮＡＮＤ出力９６が
“Ｌ”レベルになり、フリップフロップ９１、９２がリ
セットされ、ＩＮＣ信号１０６、ＤＥＣ信号１０７が立
ち下がる。
【０００６】分周回路の分周比は、同期引き込み時のデ
ータ信号パターン（シンクパターン）により決まり、記
録符号方式により異なる。２−７ＲＬＬＣのシンクパタ
ーンは“１０００１０００……”の４Ｔパターンであ
り、１−７ＲＬＬＣのシンクパターンは“１００１００
……”の３Ｔパターンである。このため分周回路は、２
−７ＲＬＬＣでは４分周、１−７ＲＬＬＣでは３分周す
る。
ータ信号パターン（シンクパターン）により決まり、記
録符号方式により異なる。２−７ＲＬＬＣのシンクパタ
ーンは“１０００１０００……”の４Ｔパターンであ
り、１−７ＲＬＬＣのシンクパターンは“１００１００
……”の３Ｔパターンである。このため分周回路は、２
−７ＲＬＬＣでは４分周、１−７ＲＬＬＣでは３分周す
る。
【０００７】
【発明が解決しようとする課題】磁気ディスクでは、同
期引き込み時のシンクパターンの長さはフォーマットで
決められており、通常１０バイト前後と短い。このため
上記従来技術では、短時間に引き込みを終了させるため
に、チャージポンプ電流を大きく設定することが多く消
費電力が増大するという問題があった。
期引き込み時のシンクパターンの長さはフォーマットで
決められており、通常１０バイト前後と短い。このため
上記従来技術では、短時間に引き込みを終了させるため
に、チャージポンプ電流を大きく設定することが多く消
費電力が増大するという問題があった。
【０００８】また、位相比較出力を直流電流に変換する
回路の従来技術として特開昭６２−２５６５２０公報記
載の時間差検出回路があるが、この回路は特殊な位相比
較器が必要であること、キャプチャレンジが狭いなどの
問題点があり、同期引き込みには適していない。また、
２つの入力信号の積分用電流源が一方はＰ極性、他方は
Ｎ極性で構成され特性が一致しないこと、積分結果を差
動的に電流変換しないためにオフセットを生じやすいな
どの問題もある。
回路の従来技術として特開昭６２−２５６５２０公報記
載の時間差検出回路があるが、この回路は特殊な位相比
較器が必要であること、キャプチャレンジが狭いなどの
問題点があり、同期引き込みには適していない。また、
２つの入力信号の積分用電流源が一方はＰ極性、他方は
Ｎ極性で構成され特性が一致しないこと、積分結果を差
動的に電流変換しないためにオフセットを生じやすいな
どの問題もある。
【０００９】本発明の目的は、チャージポンプの低消費
電力化であり、特に同期引き込み時に低消費電力で、か
つ従来の位相比較器や周波数位相比較器などと直接接続
でき良好な位相同期特性を持つチャージポンプを備えた
位相同期回路を提供することにある。
電力化であり、特に同期引き込み時に低消費電力で、か
つ従来の位相比較器や周波数位相比較器などと直接接続
でき良好な位相同期特性を持つチャージポンプを備えた
位相同期回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１においては、入力信号の位相と電
圧制御発振器の発振信号またはその分周信号の位相とを
比較して位相進み信号と位相遅れ信号を出力する位相比
較器と、この位相進み信号と位相遅れ信号を受けて位相
進み信号に応じてチャージ動作を位相遅れ信号に応じて
ディスチャージ動作を行って位相差に応じた電流信号を
出力するチャージポンプと、この出力電流を積分して電
圧に変換して上記電圧制御発振器の制御電圧として出力
するループフィルタとから成る位相同期回路において、
上記チャージポンプの回路構成を、位相進み信号のパル
ス幅を電圧に変換する第１の積分回路と、位相遅れ信号
のパルス幅を電圧に変換する第２の積分回路と、この第
１と第２の積分回路が積分を開始する直前に各積分回路
が持っている積分値をリセットする信号を生成する制御
信号生成回路と、上記第１と第２の積分回路の出力電圧
を差動入力で受けその電圧差に応じた平均直流電流を出
力する電圧−電流変換回路とから成る構成とする。
に、本発明の請求項１においては、入力信号の位相と電
圧制御発振器の発振信号またはその分周信号の位相とを
比較して位相進み信号と位相遅れ信号を出力する位相比
較器と、この位相進み信号と位相遅れ信号を受けて位相
進み信号に応じてチャージ動作を位相遅れ信号に応じて
ディスチャージ動作を行って位相差に応じた電流信号を
出力するチャージポンプと、この出力電流を積分して電
圧に変換して上記電圧制御発振器の制御電圧として出力
するループフィルタとから成る位相同期回路において、
上記チャージポンプの回路構成を、位相進み信号のパル
ス幅を電圧に変換する第１の積分回路と、位相遅れ信号
のパルス幅を電圧に変換する第２の積分回路と、この第
１と第２の積分回路が積分を開始する直前に各積分回路
が持っている積分値をリセットする信号を生成する制御
信号生成回路と、上記第１と第２の積分回路の出力電圧
を差動入力で受けその電圧差に応じた平均直流電流を出
力する電圧−電流変換回路とから成る構成とする。
【００１１】請求項２においては、前記第１の積分回路
と第２の積分回路は同じ回路構成を持ち、それぞれが、
積分用と保持用を兼ねる１個のコンデンサと、前記位相
進み信号あるいは位相遅れ信号のパルス幅の時間だけオ
ンして上記コンデンサを一定電流で充電することでパル
ス幅を電圧に変換させる第１のスイッチと、前記制御信
号生成回路で生成されるリセット信号により積分を開始
する直前だけオンして上記コンデンサの電圧を初期値に
リセットさせる第２のスイッチとから成る構成とする。
と第２の積分回路は同じ回路構成を持ち、それぞれが、
積分用と保持用を兼ねる１個のコンデンサと、前記位相
進み信号あるいは位相遅れ信号のパルス幅の時間だけオ
ンして上記コンデンサを一定電流で充電することでパル
ス幅を電圧に変換させる第１のスイッチと、前記制御信
号生成回路で生成されるリセット信号により積分を開始
する直前だけオンして上記コンデンサの電圧を初期値に
リセットさせる第２のスイッチとから成る構成とする。
【００１２】請求項３においては、前記制御信号生成回
路が、前記位相進み信号を第１の設定時間ｔｄ１だけ遅
延させる第１の遅延回路と、前記位相遅れ信号を第２の
設定時間ｔｄ２だけ遅延させる第２の遅延回路と、位相
進み信号と位相遅れ信号のどちらか先に入力された信号
の立ち上がりエッジによりＱ出力が“Ｈigh”となりこ
のＱ出力を生成リセット信号として出力するフリップフ
ロップと、この生成リセット信号のオン時間幅を第３の
設定時間ｔｄ３とするよう上記フリップフロップに状態
反転信号を送出する第３の遅延回路とを備えて成り、上
記ｔｄ３は前記第１と第２の積分回路の積分値をリセッ
トできるように設定され、ｔｄ１およびｔｄ２は上記生
成リセット信号がオフしてから位相進み信号、位相遅れ
信号が立ち上がるように設定する。
路が、前記位相進み信号を第１の設定時間ｔｄ１だけ遅
延させる第１の遅延回路と、前記位相遅れ信号を第２の
設定時間ｔｄ２だけ遅延させる第２の遅延回路と、位相
進み信号と位相遅れ信号のどちらか先に入力された信号
の立ち上がりエッジによりＱ出力が“Ｈigh”となりこ
のＱ出力を生成リセット信号として出力するフリップフ
ロップと、この生成リセット信号のオン時間幅を第３の
設定時間ｔｄ３とするよう上記フリップフロップに状態
反転信号を送出する第３の遅延回路とを備えて成り、上
記ｔｄ３は前記第１と第２の積分回路の積分値をリセッ
トできるように設定され、ｔｄ１およびｔｄ２は上記生
成リセット信号がオフしてから位相進み信号、位相遅れ
信号が立ち上がるように設定する。
【００１３】
【作用】本発明によるチャージポンプは平均電流が次の
位相比較まで出力され続けるため、従来のパルス電流出
力に比べ、小さな電流設定で同じ利得が得られ、低消費
電力である。また、トランジスタのサイズを小さくでき
ローコストである。また、ループフィルタ出力電圧のリ
ップルが低減されるため、ループ特性の安定化を図るこ
とができ、ＶＣＯの入力ダイナミックレンジも小さくて
よい。また、前記時間差検出回路のように特殊な位相比
較器を必要とせず、周波数位相比較器などと組み合わせ
ることによりキャプチャレンジを広くとることができ
る。
位相比較まで出力され続けるため、従来のパルス電流出
力に比べ、小さな電流設定で同じ利得が得られ、低消費
電力である。また、トランジスタのサイズを小さくでき
ローコストである。また、ループフィルタ出力電圧のリ
ップルが低減されるため、ループ特性の安定化を図るこ
とができ、ＶＣＯの入力ダイナミックレンジも小さくて
よい。また、前記時間差検出回路のように特殊な位相比
較器を必要とせず、周波数位相比較器などと組み合わせ
ることによりキャプチャレンジを広くとることができ
る。
【００１４】また、２つの入力信号に対して同一構成の
積分回路をそれぞれ設け、差動的に電流変換するため、
電流オフセットが低減できる。
積分回路をそれぞれ設け、差動的に電流変換するため、
電流オフセットが低減できる。
【００１５】
【実施例】以下、本発明の一実施例を図面を用いて説明
する。図１は、本発明による位相同期回路の一実施例で
ある。位相比較器１０１、平均電流出力チャージポンプ
１０２、ループフィルタ１０３、ＶＣＯ１０４、で構成
される。この回路の動作を図２を用いて説明する。位相
比較器１０１は入力信号１０５とＶＣＯクロック１１０
の位相差を比較し、入力信号１０５の位相が進んでいる
場合はＩＮＣ信号１０６を、ＶＣＯクロック１１０の位
相が進んでいる場合はＤＥＣ信号１０７を出力する。平
均電流出力チャージポンプ１０２は、このＩＮＣ信号１
０６とＤＥＣ信号１０７のパルス幅に対して積分動作を
行い、その積分結果の差に応じた平均電流を次の信号入
力まで出力し、ループフィルタ１０３がその電流を積分
平滑し、ＶＣＯ１０４の制御電圧を出力する。
する。図１は、本発明による位相同期回路の一実施例で
ある。位相比較器１０１、平均電流出力チャージポンプ
１０２、ループフィルタ１０３、ＶＣＯ１０４、で構成
される。この回路の動作を図２を用いて説明する。位相
比較器１０１は入力信号１０５とＶＣＯクロック１１０
の位相差を比較し、入力信号１０５の位相が進んでいる
場合はＩＮＣ信号１０６を、ＶＣＯクロック１１０の位
相が進んでいる場合はＤＥＣ信号１０７を出力する。平
均電流出力チャージポンプ１０２は、このＩＮＣ信号１
０６とＤＥＣ信号１０７のパルス幅に対して積分動作を
行い、その積分結果の差に応じた平均電流を次の信号入
力まで出力し、ループフィルタ１０３がその電流を積分
平滑し、ＶＣＯ１０４の制御電圧を出力する。
【００１６】従来のチャージポンプでは、ＩＮＣ信号１
０６、ＤＥＣ信号１０７のパルス幅の時間だけ電流を出
力するため、点線のようなパルス電流出力になる。電流
利得は出力電流の時間積分であるから、同じ電流利得の
場合平均電流出力チャージポンプでは、従来のチャージ
ポンプに比べ小さな電流でよい。また、パルス電流によ
り発生するループフィルタ電圧のリップルも低減でき、
ＰＬＬループ特性の安定化を図ることができる。
０６、ＤＥＣ信号１０７のパルス幅の時間だけ電流を出
力するため、点線のようなパルス電流出力になる。電流
利得は出力電流の時間積分であるから、同じ電流利得の
場合平均電流出力チャージポンプでは、従来のチャージ
ポンプに比べ小さな電流でよい。また、パルス電流によ
り発生するループフィルタ電圧のリップルも低減でき、
ＰＬＬループ特性の安定化を図ることができる。
【００１７】次に平均電流出力チャージポンプ１０２の
一実施例を図３に示す。制御信号生成回路３０１、パル
ス幅−電圧変換３０２、３０３、および差動入力の電圧
−電流変換回路３０４から構成される。制御信号生成回
路３０１はＩＮＣ信号１０６とＤＥＣ信号１０７からＴ
ＩＮＣ、ＴＤＥＣ、ＴＲＥＳＥＴの３つの信号を生成す
る。パルス幅−電圧変換回路３０２でＴＩＮＣの、パル
ス幅−電圧変換回路３０３でＴＤＥＣのパルス幅を電圧
に変換する。電圧−電流変換回路３０４はパルス幅−電
圧変換回路３０２、３０３の出力電圧ＶＩＮＣ、ＶＤＥ
Ｃを差動入力で受け、その電位差に応じた平均電流（直
流電流）１０８を出力する。
一実施例を図３に示す。制御信号生成回路３０１、パル
ス幅−電圧変換３０２、３０３、および差動入力の電圧
−電流変換回路３０４から構成される。制御信号生成回
路３０１はＩＮＣ信号１０６とＤＥＣ信号１０７からＴ
ＩＮＣ、ＴＤＥＣ、ＴＲＥＳＥＴの３つの信号を生成す
る。パルス幅−電圧変換回路３０２でＴＩＮＣの、パル
ス幅−電圧変換回路３０３でＴＤＥＣのパルス幅を電圧
に変換する。電圧−電流変換回路３０４はパルス幅−電
圧変換回路３０２、３０３の出力電圧ＶＩＮＣ、ＶＤＥ
Ｃを差動入力で受け、その電位差に応じた平均電流（直
流電流）１０８を出力する。
【００１８】平均電流出力チャージポンプ１０２の具体
的実施例を図４に示す。パルス幅−電圧変換回路３０２
は、電流源１１、１３、スイッチＳ１、Ｓ３、コンデン
サＣ１、ＭＯＳトランジスタＱ１で構成される。この回
路では入力信号のパルス幅の時間だけＳ１をオンさせ、
コンデンサＣ１を充電することにより、電流を時間的に
積分し、パルス幅を電圧に変換している。Ｓ３はコンデ
ンサの電圧を０Ｖにリセットするためのスイッチであ
り、積分を開始する直前だけオンする。このようなタイ
ミングにすることによって、積分用と保持用のコンデン
サを１つで共用することができる。パルス幅−電圧変換
回路３０３も３０２と同一回路構成である。ＴＩＮＣの
パルス幅をＴwＩＮＣ、ＴＤＥＣのパルス幅をＴwＤＥＣ
とすると、この回路での入力パルス幅とコンデンサ充電
電圧の関係は次式で表される。
的実施例を図４に示す。パルス幅−電圧変換回路３０２
は、電流源１１、１３、スイッチＳ１、Ｓ３、コンデン
サＣ１、ＭＯＳトランジスタＱ１で構成される。この回
路では入力信号のパルス幅の時間だけＳ１をオンさせ、
コンデンサＣ１を充電することにより、電流を時間的に
積分し、パルス幅を電圧に変換している。Ｓ３はコンデ
ンサの電圧を０Ｖにリセットするためのスイッチであ
り、積分を開始する直前だけオンする。このようなタイ
ミングにすることによって、積分用と保持用のコンデン
サを１つで共用することができる。パルス幅−電圧変換
回路３０３も３０２と同一回路構成である。ＴＩＮＣの
パルス幅をＴwＩＮＣ、ＴＤＥＣのパルス幅をＴwＤＥＣ
とすると、この回路での入力パルス幅とコンデンサ充電
電圧の関係は次式で表される。
【００１９】
【数１】
【００２０】
【数２】
【００２１】Ｃ１、Ｃ２は積分を行うと共にその積分結
果（充電電圧値）の保持も行う。そこで次段回路の入力
電流などの影響を受けないようにＭＯＳトランジスタＱ
１、Ｑ２により、インピーダンス変換する。Ｑ１、Ｑ２
はレベルシフトの役目もしている。電圧−電流変換回路
３０４はトランジスタＱ３〜Ｑ１０、抵抗Ｒ１、Ｒ２お
よび電流源１５から成る。Ｑ３、Ｑ４の差動回路でＶＩ
ＮＣとＶＤＥＣの電位差を電流に変換し、Ｑ１〜Ｑ１０
のカレントミラー回路を介して出力する。カレントミラ
ー回路のミラー比をＮとし、Ｒ１(＝Ｒ２)・Ｉ５＞（Ｖ
ＩＮＣ−ＶＤＥＣ）のとき、この回路の入力電位差と出
力電流Ｉoの関係は次式で表される。
果（充電電圧値）の保持も行う。そこで次段回路の入力
電流などの影響を受けないようにＭＯＳトランジスタＱ
１、Ｑ２により、インピーダンス変換する。Ｑ１、Ｑ２
はレベルシフトの役目もしている。電圧−電流変換回路
３０４はトランジスタＱ３〜Ｑ１０、抵抗Ｒ１、Ｒ２お
よび電流源１５から成る。Ｑ３、Ｑ４の差動回路でＶＩ
ＮＣとＶＤＥＣの電位差を電流に変換し、Ｑ１〜Ｑ１０
のカレントミラー回路を介して出力する。カレントミラ
ー回路のミラー比をＮとし、Ｒ１(＝Ｒ２)・Ｉ５＞（Ｖ
ＩＮＣ−ＶＤＥＣ）のとき、この回路の入力電位差と出
力電流Ｉoの関係は次式で表される。
【００２２】
【数３】
【００２３】よって、この平均電流出力チャージポンプ
１０２の入力位相差（ＩＮＣ信号１０６とＤＥＣ信号１
０７のパルス幅の差）に対する出力電流の関係は次式と
なる。
１０２の入力位相差（ＩＮＣ信号１０６とＤＥＣ信号１
０７のパルス幅の差）に対する出力電流の関係は次式と
なる。
【００２４】
【数４】
【００２５】この平均電流出力チャージポンプでは、出
力段のカレントミラー回路以外は完全にＩＮＣ信号側と
ＤＥＣ信号側が平衡回路で構成されているため、オフセ
ットが生じにくい。差動回路は電流変換の直線性、入力
ダイナミックレンジを考慮してバイポーラトランジスタ
と抵抗の組合せで構成したが、ＭＯＳトランジスタでも
よい。
力段のカレントミラー回路以外は完全にＩＮＣ信号側と
ＤＥＣ信号側が平衡回路で構成されているため、オフセ
ットが生じにくい。差動回路は電流変換の直線性、入力
ダイナミックレンジを考慮してバイポーラトランジスタ
と抵抗の組合せで構成したが、ＭＯＳトランジスタでも
よい。
【００２６】図５に制御信号生成回路３０１の具体的実
施例を示す。フリップフロップ５０１、ＯＲゲート５０
２、遅延素子１〜３で構成される。この回路と図４で示
した平均電流出力チャージポンプ１０２の動作を図６を
用いて説明する。ＩＮＣ信号１０６とＤＥＣ信号１０７
のどちらか先に入力された立ち上がりエッジにより、フ
リップフロップ５０１のＱ出力が“Ｈ”となりＴＲＥＳ
ＥＴがオンとなる。ＴＲＥＳＥＴのパルス幅は、遅延素
子３の遅延時間ｔｄ３で決まり、コンデンサＣ１、Ｃ２
が充分リセットできるように設定する。ＴＩＮＣはＩＮ
Ｃ信号１０６を遅延素子１で遅延させ、ＴＤＥＣはＤＥ
Ｃ信号１０７を遅延素子２で遅延させた信号であり、Ｔ
ＲＥＳＥＴがオフしてから出力が始まるように遅延時間
を設定する。ＴＩＮＣのパルス幅の時間だけＳ１がオン
し、Ｃ１を充電する。ＶＩＮＣはＣ１の電圧をＱ１のＶ
ＧＳ電圧分レベルシフトされた電圧となる。ＴＤＥＣ側
も同様に動作し、ＶＤＥＣが出力される。電圧−電流変
換回路がこの２つの電圧を差動で受け、電位差ＶＩＮＣ
−ＶＤＥＣに応じた電流を出力する。この平均電流出力
チャージポンプＩ１、Ｉ２やミラー比Ｎを変化させるこ
とにより、異なるクロック周波数に対応したり、ゲイン
設定の自由度をもたせることができる。
施例を示す。フリップフロップ５０１、ＯＲゲート５０
２、遅延素子１〜３で構成される。この回路と図４で示
した平均電流出力チャージポンプ１０２の動作を図６を
用いて説明する。ＩＮＣ信号１０６とＤＥＣ信号１０７
のどちらか先に入力された立ち上がりエッジにより、フ
リップフロップ５０１のＱ出力が“Ｈ”となりＴＲＥＳ
ＥＴがオンとなる。ＴＲＥＳＥＴのパルス幅は、遅延素
子３の遅延時間ｔｄ３で決まり、コンデンサＣ１、Ｃ２
が充分リセットできるように設定する。ＴＩＮＣはＩＮ
Ｃ信号１０６を遅延素子１で遅延させ、ＴＤＥＣはＤＥ
Ｃ信号１０７を遅延素子２で遅延させた信号であり、Ｔ
ＲＥＳＥＴがオフしてから出力が始まるように遅延時間
を設定する。ＴＩＮＣのパルス幅の時間だけＳ１がオン
し、Ｃ１を充電する。ＶＩＮＣはＣ１の電圧をＱ１のＶ
ＧＳ電圧分レベルシフトされた電圧となる。ＴＤＥＣ側
も同様に動作し、ＶＤＥＣが出力される。電圧−電流変
換回路がこの２つの電圧を差動で受け、電位差ＶＩＮＣ
−ＶＤＥＣに応じた電流を出力する。この平均電流出力
チャージポンプＩ１、Ｉ２やミラー比Ｎを変化させるこ
とにより、異なるクロック周波数に対応したり、ゲイン
設定の自由度をもたせることができる。
【００２７】
【発明の効果】本発明によれば、チャージポンプの低消
費電力化が可能である。また、ループフィルタ出力電圧
のリップルを低減でき、ＰＬＬループ特性の安定化を図
ることができる。同期引き込み時に周波数位相比較器と
組み合わせることができ、キャプチャレンジの広い位相
同期回路を実現できる。
費電力化が可能である。また、ループフィルタ出力電圧
のリップルを低減でき、ＰＬＬループ特性の安定化を図
ることができる。同期引き込み時に周波数位相比較器と
組み合わせることができ、キャプチャレンジの広い位相
同期回路を実現できる。
【図１】本発明による位相同期回路の一実施例のブロッ
ク図。
ク図。
【図２】図１の回路の動作説明図。
【図３】本発明によるチャージポンプの一実施例のブロ
ック図。
ック図。
【図４】本発明によるチャージポンプの一実施例の回路
図。
図。
【図５】図３中の制御信号生成回路の一実施例構成図。
【図６】本発明によるチャージポンプの動作説明図。
【図７】従来の位相同期回路のブロック図。
【図８】図７の回路の動作説明図。
【図９】従来の周波数位相比較器の一例を示す図。
【図１０】従来の周波数位相比較器の動作説明図。
１０１…位相比較器 １０２…平均電流出力チャージポンプ １０３…ループフィルタ １０４…電圧制御発振器（ＶＣＯ） １０５…入力信号 １０６…ＩＮＣ信号 １０７…ＤＥＣ信号 １０８…チャージポンプ出力電流 １０９…ループフィルタ出力電圧 １１０…ＶＣＯの出力クロック ３０１…制御信号生成回路 ３０２、３０３…パルス幅−電圧変換回路 ３０４…電圧−電流変換回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴村 伸太郎 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 唐沢 徳亨 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 立山 強 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 浦上 憲 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センター 内 (72)発明者 中井 源博 神奈川県小田原市国府津2880番地 株式会 社日立製作所小田原工場内
Claims (5)
- 【請求項１】入力信号の位相と電圧制御発振器の発振信
号またはその分周信号の位相とを比較して位相進み信号
と位相遅れ信号を出力する位相比較器と、この位相進み
信号と位相遅れ信号を受けて位相進み信号に応じてチャ
ージ動作を位相遅れ信号に応じてディスチャージ動作を
行って位相差に応じた電流信号を出力するチャージポン
プと、この出力電流を積分して電圧に変換して上記電圧
制御発振器の制御電圧として出力するループフィルタと
から成る位相同期回路において、上記チャージポンプ
は、位相進み信号のパルス幅を電圧に変換する第１の積
分回路と、位相遅れ信号のパルス幅を電圧に変換する第
２の積分回路と、この第１と第２の積分回路が積分を開
始する直前に各積分回路が持っている積分値をリセット
する信号を生成する制御信号生成回路と、上記第１と第
２の積分回路の出力電圧を差動入力で受けその電圧差に
応じた平均直流電流を出力する電圧−電流変換回路とを
備えたことを特徴とする位相同期回路。 - 【請求項２】請求項１記載の第１の積分回路と第２の積
分回路は同じ回路構成を持ち、それぞれが、積分用と保
持用を兼ねる１個のコンデンサと、前記位相進み信号あ
るいは位相遅れ信号のパルス幅の時間だけオンして上記
コンデンサを一定電流で充電することでパルス幅を電圧
に変換させる第１のスイッチと、前記制御信号生成回路
で生成されるリセット信号により積分を開始する直前だ
けオンして上記コンデンサの電圧を初期値にリセットさ
せる第２のスイッチとで構成されていることを特徴とす
る位相同期回路。 - 【請求項３】請求項１記載の制御信号生成回路は、前記
位相進み信号を第１の設定時間ｔｄ１だけ遅延させる第
１の遅延回路と、前記位相遅れ信号を第２の設定時間ｔ
ｄ２だけ遅延させる第２の遅延回路と、位相進み信号と
位相遅れ信号のどちらか先に入力された信号の立ち上が
りエッジによりＱ出力が“Ｈigh”となりこのＱ出力を
生成リセット信号として出力するフリップフロップと、
この生成リセット信号のオン時間幅を第３の設定時間ｔ
ｄ３とするよう上記フリップフロップに状態反転信号を
送出する第３の遅延回路とを備えて成り、上記ｔｄ３は
前記第１と第２の積分回路の積分値をリセットできるよ
うに設定され、ｔｄ１およびｔｄ２は上記生成リセット
信号がオフしてから位相進み信号、位相遅れ信号が立ち
上がるように設定されることを特徴とする位相同期回
路。 - 【請求項４】請求項１、請求項２、請求項３のいずれか
に記載のチャージポンプを構成する回路がＭＯＳトラン
ジスタを構成素子として集積回路化されていることを特
徴とする位相同期回路。 - 【請求項５】請求項４記載の集積回路がＢiＣＭＯＳプ
ロセスにより形成される集積回路であることを特徴とす
る位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234810A JPH0575450A (ja) | 1991-09-13 | 1991-09-13 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234810A JPH0575450A (ja) | 1991-09-13 | 1991-09-13 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575450A true JPH0575450A (ja) | 1993-03-26 |
Family
ID=16976749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234810A Pending JPH0575450A (ja) | 1991-09-13 | 1991-09-13 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575450A (ja) |
-
1991
- 1991-09-13 JP JP3234810A patent/JPH0575450A/ja active Pending
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