JPH0576199A - スイツチ回路及びそれを使つたステツピングモータ駆動回路 - Google Patents
スイツチ回路及びそれを使つたステツピングモータ駆動回路Info
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- JPH0576199A JPH0576199A JP23440391A JP23440391A JPH0576199A JP H0576199 A JPH0576199 A JP H0576199A JP 23440391 A JP23440391 A JP 23440391A JP 23440391 A JP23440391 A JP 23440391A JP H0576199 A JPH0576199 A JP H0576199A
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Abstract
(57)【要約】
【目的】高圧電源Ｖcch と低圧電源Ｖccl との電源シー
ケンスに拘らずに高圧出力素子をコントロールする論理
電位を固定することにより高圧出力素子の破壊を防止す
る。 【構成】インバータＩnv１の出力を低圧電源Ｖccl が論
理回路１７の安定する電圧に達するまではローに固定す
るために、論理回路１７とインバータＩnv１との間にＰ
ＭＯＳトランジスタ１５と抵抗１６を挿入している。 【効果】高圧電源Ｖcch が先に立ち上がった場合論理回
路１７の出力電位が不確定でローの出力となり、高圧電
源Ｖcch に接続される出力素子が共にオンの状態となる
論理となっても、Ｖccl−Ｖ１≧２Ｖthpとならない限り
インバータＩnv１の出力をローに固定することが可能と
なるため高圧側の出力素子の誤オンを防止することがで
きる。
ケンスに拘らずに高圧出力素子をコントロールする論理
電位を固定することにより高圧出力素子の破壊を防止す
る。 【構成】インバータＩnv１の出力を低圧電源Ｖccl が論
理回路１７の安定する電圧に達するまではローに固定す
るために、論理回路１７とインバータＩnv１との間にＰ
ＭＯＳトランジスタ１５と抵抗１６を挿入している。 【効果】高圧電源Ｖcch が先に立ち上がった場合論理回
路１７の出力電位が不確定でローの出力となり、高圧電
源Ｖcch に接続される出力素子が共にオンの状態となる
論理となっても、Ｖccl−Ｖ１≧２Ｖthpとならない限り
インバータＩnv１の出力をローに固定することが可能と
なるため高圧側の出力素子の誤オンを防止することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、低圧ロジック部を有し
高圧出力素子を駆動するに適したスイッチ回路及びそれ
を使用したステッピングモータ駆動回路に関する。
高圧出力素子を駆動するに適したスイッチ回路及びそれ
を使用したステッピングモータ駆動回路に関する。
【０００２】
【従来の技術】低圧ロジック部を有し高圧出力素子を駆
動するスイッチ回路では、高圧電源と低圧電源の２系統
を用いるシステムになる。このようなスイッチ回路にお
いては、電源投入時に高圧電源が先に立上り低圧電源が
遅れて立ち上がるという一般的でないシーケンスが生じ
る場合がある。図７はステッピングモータの駆動回路
で、この回路において高圧電源Ｖcch が先に印加されて
いる状態で低圧電源Ｖcclが０〔Ｖ〕から５〔Ｖ〕まで
に立ち上がる場合を考える。図において、論理回路はＣ
ＭＯＳトランジスタからなるゲート回路によって構成さ
れ、低圧電源Ｖcclによって動作する。ＣＭＯＳトラン
ジスタを構成するＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタは、そのゲートに印加される電圧（ゲート電
圧）がしきい値電圧Ｖth以上にならないと動作しない。
このゲート電圧をスレッシュホールドレベル電圧とい
う。ＮＭＯＳトランジスタの場合しきい値電圧は接地電
位に対し＋Ｖthであり、ＰＭＯＳトランジスタの場合し
きい値電圧は低圧電源Ｖccl に対し−Ｖthである。この
ため、ＣＭＯＳトランジスタを使用した回路では低圧電
源Ｖccl がおよそＶth以下ではＰＭＯＳトランジスタ及
びＮＭＯＳトランジスタのいずれもオン状態にならず、
論理回路の出力端子の電位が定まらない。
動するスイッチ回路では、高圧電源と低圧電源の２系統
を用いるシステムになる。このようなスイッチ回路にお
いては、電源投入時に高圧電源が先に立上り低圧電源が
遅れて立ち上がるという一般的でないシーケンスが生じ
る場合がある。図７はステッピングモータの駆動回路
で、この回路において高圧電源Ｖcch が先に印加されて
いる状態で低圧電源Ｖcclが０〔Ｖ〕から５〔Ｖ〕まで
に立ち上がる場合を考える。図において、論理回路はＣ
ＭＯＳトランジスタからなるゲート回路によって構成さ
れ、低圧電源Ｖcclによって動作する。ＣＭＯＳトラン
ジスタを構成するＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタは、そのゲートに印加される電圧（ゲート電
圧）がしきい値電圧Ｖth以上にならないと動作しない。
このゲート電圧をスレッシュホールドレベル電圧とい
う。ＮＭＯＳトランジスタの場合しきい値電圧は接地電
位に対し＋Ｖthであり、ＰＭＯＳトランジスタの場合し
きい値電圧は低圧電源Ｖccl に対し−Ｖthである。この
ため、ＣＭＯＳトランジスタを使用した回路では低圧電
源Ｖccl がおよそＶth以下ではＰＭＯＳトランジスタ及
びＮＭＯＳトランジスタのいずれもオン状態にならず、
論理回路の出力端子の電位が定まらない。
【０００３】また、ＣＭＯＳトランジスタを使用したコ
ンパレータ及びオペアンプにおいては、図８に示すよう
なＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲ
ートとドレインとが接続された構成の回路を基準ゲート
バイアス電圧として使用する。そして基準ゲートバイア
ス電圧回路はコンパレータ及びオペアンプ内のＭＯＳゲ
ートに接続される。この回路では、低圧電源Ｖccl が２
Ｖth以上でないと基準ゲートバイアス電圧を得ることが
できない。即ち、コンパレータ及びオペアンプでは動作
可能な低圧電源Ｖccl の最小値は２Ｖthとなる。Ｖth＜
Ｖccl ＜２Ｖthの電圧範囲では、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタのどちらか一方のみがオンと
なり他方はオフとなるため、論理回路の出力端子の電位
は明確には定まらない。
ンパレータ及びオペアンプにおいては、図８に示すよう
なＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲ
ートとドレインとが接続された構成の回路を基準ゲート
バイアス電圧として使用する。そして基準ゲートバイア
ス電圧回路はコンパレータ及びオペアンプ内のＭＯＳゲ
ートに接続される。この回路では、低圧電源Ｖccl が２
Ｖth以上でないと基準ゲートバイアス電圧を得ることが
できない。即ち、コンパレータ及びオペアンプでは動作
可能な低圧電源Ｖccl の最小値は２Ｖthとなる。Ｖth＜
Ｖccl ＜２Ｖthの電圧範囲では、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタのどちらか一方のみがオンと
なり他方はオフとなるため、論理回路の出力端子の電位
は明確には定まらない。
【０００４】図７に示したステッピングモータ駆動回路
に使用する論理回路は、定電流制御のため、低圧電源Ｖ
ccl がおよそ２Ｖth以下ではＡ点の（インバータの入力
ノード）の電位が確定せず（即ち、Ｖccl が立ち上がる
又は立ち下がる過程においてはインバータの論理出力が
入力信号により期待される電位と異なる電位をとる低圧
電源Ｖccl の電位領域が存在する）、その結果Ｂ点及び
Ｃ点が同時にトランジスタのベース電流を供給するに十
分な電位となる可能性がある。これは発生のメカニズム
を正確に説明することは難しいが、現実の集積回路装置
で確認されている。このため、シンク側スイッチ（トラ
ンジスタ）及びソース側スイッチ（サイリスタ）が共に
オン状態となり、両スイッチに短絡電流が流れスイッチ
を破壊するという問題があった。この問題は、電源がオ
ン状態からオフ状態に移行する際に低圧電源Ｖccl が先
に立ち下がり、高圧電源が遅れて立ち下がる時も同様に
生じる。この問題を解決するために、従来特開昭60−14
44161 号公報の第２図及び第３図に記載されているよう
な演算増幅器やコンパレータによる保護回路が使用され
ていた。
に使用する論理回路は、定電流制御のため、低圧電源Ｖ
ccl がおよそ２Ｖth以下ではＡ点の（インバータの入力
ノード）の電位が確定せず（即ち、Ｖccl が立ち上がる
又は立ち下がる過程においてはインバータの論理出力が
入力信号により期待される電位と異なる電位をとる低圧
電源Ｖccl の電位領域が存在する）、その結果Ｂ点及び
Ｃ点が同時にトランジスタのベース電流を供給するに十
分な電位となる可能性がある。これは発生のメカニズム
を正確に説明することは難しいが、現実の集積回路装置
で確認されている。このため、シンク側スイッチ（トラ
ンジスタ）及びソース側スイッチ（サイリスタ）が共に
オン状態となり、両スイッチに短絡電流が流れスイッチ
を破壊するという問題があった。この問題は、電源がオ
ン状態からオフ状態に移行する際に低圧電源Ｖccl が先
に立ち下がり、高圧電源が遅れて立ち下がる時も同様に
生じる。この問題を解決するために、従来特開昭60−14
44161 号公報の第２図及び第３図に記載されているよう
な演算増幅器やコンパレータによる保護回路が使用され
ていた。
【０００５】
【発明が解決しようとする課題】上記従来技術ではＶcc
（Ｖcch に相当）とＶlgとの電圧比較を行っているが、
その際にＶccとＶlgの絶対値は検出していない。このた
めに電源電圧立上り時のＶccとＶlgとの立ち上がり波形
によっては電圧比較出力が零になる場合があり、保護動
作を行わない場合がある。また、演算増幅器の電源は通
常Ｖlgから得られるからＶlgの立ち上がり時間がはるか
に遅い場合、この保護回路は動作しないという欠点があ
った。
（Ｖcch に相当）とＶlgとの電圧比較を行っているが、
その際にＶccとＶlgの絶対値は検出していない。このた
めに電源電圧立上り時のＶccとＶlgとの立ち上がり波形
によっては電圧比較出力が零になる場合があり、保護動
作を行わない場合がある。また、演算増幅器の電源は通
常Ｖlgから得られるからＶlgの立ち上がり時間がはるか
に遅い場合、この保護回路は動作しないという欠点があ
った。
【０００６】本発明の目的は、高圧電源と低圧電源との
電源投入の電源シーケンスに拘らずに高圧出力素子の破
壊を確実に防止する高圧出力素子の駆動に適したスイッ
チ回路を提供することにある。
電源投入の電源シーケンスに拘らずに高圧出力素子の破
壊を確実に防止する高圧出力素子の駆動に適したスイッ
チ回路を提供することにある。
【０００７】本発明の他の目的は、シンク側スイッチ及
びソース側スイッチが同時にオン状態になることを防止
し得るステッピングモータ駆動回路を提供することにあ
る。
びソース側スイッチが同時にオン状態になることを防止
し得るステッピングモータ駆動回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記目的を達成する本発
明スイッチ回路の特徴とするところは、低圧電源がある
一定電圧以下では出力素子をオフに固定するようにした
ものである。出力素子をオフに固定する方法としては、
(1）出力素子にオンオフ信号を付与するインバータの前
段にＰＭＯＳトランジスタを挿入すること、(2）インバ
ータの入力ノードにプルアップ抵抗を挿入すること、
(3）インバータの出力ノードにダイオードを挿入して駆
動用トランジスタの見かけのしきい値を大きくするこ
と、(4）インバータの前段にＮＭＯＳトランジスタとプ
ルアップ抵抗を追加することがある。上記目的を達成す
る本発明ステッピングモータ駆動回路の特徴とするとこ
ろは、第１の電源端子とステッピングモータのコイルの
両端との間に接続した第１及び第２のソース側スイッチ
素子と、第２の電源端子とステッピングモータのコイル
の両端との間に接続した第１及び第２のシンク側スイッ
チ素子と、第１及び第２のソース側スイッチ素子駆動回
路と、第１及び第２のシンク側スイッチ素子駆動回路と
を有し、第１及び第２のソース側スイッチ素子駆動回路
及び／又は第１及び第２のシンク側スイッチ素子駆動回
路が、低圧電源がある一定電圧以下では出力素子をオフ
に固定するように回路構成した点にある。
明スイッチ回路の特徴とするところは、低圧電源がある
一定電圧以下では出力素子をオフに固定するようにした
ものである。出力素子をオフに固定する方法としては、
(1）出力素子にオンオフ信号を付与するインバータの前
段にＰＭＯＳトランジスタを挿入すること、(2）インバ
ータの入力ノードにプルアップ抵抗を挿入すること、
(3）インバータの出力ノードにダイオードを挿入して駆
動用トランジスタの見かけのしきい値を大きくするこ
と、(4）インバータの前段にＮＭＯＳトランジスタとプ
ルアップ抵抗を追加することがある。上記目的を達成す
る本発明ステッピングモータ駆動回路の特徴とするとこ
ろは、第１の電源端子とステッピングモータのコイルの
両端との間に接続した第１及び第２のソース側スイッチ
素子と、第２の電源端子とステッピングモータのコイル
の両端との間に接続した第１及び第２のシンク側スイッ
チ素子と、第１及び第２のソース側スイッチ素子駆動回
路と、第１及び第２のシンク側スイッチ素子駆動回路と
を有し、第１及び第２のソース側スイッチ素子駆動回路
及び／又は第１及び第２のシンク側スイッチ素子駆動回
路が、低圧電源がある一定電圧以下では出力素子をオフ
に固定するように回路構成した点にある。
【０００９】
【作用】かかる構成の本発明スイッチ回路によれば、低
圧電源Ｖccl の立上り時又は立ち下がり時の論理出力の
不安定状態のときには、論理出力を必ずローに固定出来
るので論理出力を利用する回路の誤動作を確実に防止す
ることができる。
圧電源Ｖccl の立上り時又は立ち下がり時の論理出力の
不安定状態のときには、論理出力を必ずローに固定出来
るので論理出力を利用する回路の誤動作を確実に防止す
ることができる。
【００１０】また、かかる構成のスイッチ回路を利用し
た本発明ステッピングモータ駆動回路によれば、ソース
側スイッチ素子とシンク側スイッチ素子とが同じにオン
状態になって該素子を破壊するという不都合を除去する
ことが可能となる。
た本発明ステッピングモータ駆動回路によれば、ソース
側スイッチ素子とシンク側スイッチ素子とが同じにオン
状態になって該素子を破壊するという不都合を除去する
ことが可能となる。
【００１１】
【実施例】以下、本発明を実施例として示した図面を用
いて説明する。
いて説明する。
【００１２】図１は本発明スイッチ回路の一実施例を示
す回路図で、図においてＴ３は低圧電源Ｖccl に接続さ
れる低圧電源端子、Ｔ４は接地電位Ｖeeに接続される接
地端子、Ｉnv１はＰＭＯＳトランジスタ１３とＮＭＯＳ
トランジスタ１４から構成され、低圧電源端子Ｔ３と接
地端子Ｔ４との間に接続されたインバータ、１２はコレ
クタが出力端子Ｔ５に、エミッタが抵抗Ｒ２を介して接
地端子Ｔ４に、ベースが抵抗Ｒ１を介してインバータＩ
nv１の出力ノードＮ１にそれぞれ接続されたＮＰＮトラ
ンジスタ、Ｒ３はＮＰＮトランジスタ１２のベースと接
地端子Ｔ４との間に接続され抵抗Ｒ１と共にＮＰＮトラ
ンジスタ１２のベースに印加する電圧を決める抵抗、１
５はＰＭＯＳトランジスタ１３のゲートとＮＭＯＳトラ
ンジスタ１４のゲートとの間に接続されたＰＭＯＳトラ
ンジスタ、１６は低圧電源端子Ｔ３とＰＭＯＳトランジ
スタ１３のゲートとの間に接続されたプルアップ抵抗、
１７はＰＭＯＳトランジスタ１５のゲート及びＮＭＯＳ
トランジスタ１４のゲートに接続されインバータＩnv１
に論理信号を付与する論理回路である。出力端子Ｔ５は
高電圧回路のスイッチ素子であるゲートターンオフサイ
リスタ１１のゲートに接続されている。ゲートターンオ
フサイリスタ１１は、ＮＰＮトランジスタ１２にベース
電流が供給されＮＰＮトランジスタ１２がオンしたとき
に流れるオン電流がゲート電流となってターンオンす
る。
す回路図で、図においてＴ３は低圧電源Ｖccl に接続さ
れる低圧電源端子、Ｔ４は接地電位Ｖeeに接続される接
地端子、Ｉnv１はＰＭＯＳトランジスタ１３とＮＭＯＳ
トランジスタ１４から構成され、低圧電源端子Ｔ３と接
地端子Ｔ４との間に接続されたインバータ、１２はコレ
クタが出力端子Ｔ５に、エミッタが抵抗Ｒ２を介して接
地端子Ｔ４に、ベースが抵抗Ｒ１を介してインバータＩ
nv１の出力ノードＮ１にそれぞれ接続されたＮＰＮトラ
ンジスタ、Ｒ３はＮＰＮトランジスタ１２のベースと接
地端子Ｔ４との間に接続され抵抗Ｒ１と共にＮＰＮトラ
ンジスタ１２のベースに印加する電圧を決める抵抗、１
５はＰＭＯＳトランジスタ１３のゲートとＮＭＯＳトラ
ンジスタ１４のゲートとの間に接続されたＰＭＯＳトラ
ンジスタ、１６は低圧電源端子Ｔ３とＰＭＯＳトランジ
スタ１３のゲートとの間に接続されたプルアップ抵抗、
１７はＰＭＯＳトランジスタ１５のゲート及びＮＭＯＳ
トランジスタ１４のゲートに接続されインバータＩnv１
に論理信号を付与する論理回路である。出力端子Ｔ５は
高電圧回路のスイッチ素子であるゲートターンオフサイ
リスタ１１のゲートに接続されている。ゲートターンオ
フサイリスタ１１は、ＮＰＮトランジスタ１２にベース
電流が供給されＮＰＮトランジスタ１２がオンしたとき
に流れるオン電流がゲート電流となってターンオンす
る。
【００１３】この実施例のスイッチ回路の動作を説明す
る。インバータＩnv１は低圧電源Ｖccl がしきい値電圧
Ｖth以上となった場合に、また論理回路１７は２Ｖth以
上となった場合に正常動作する。このため低圧電源Ｖcc
l がしきい値電圧Ｖthから２Ｖthの区間でインバータＩ
nv１の出力がハイとなることがある。これを防止するた
めに論理回路１７とインバータＩnv１との間にＰＭＯＳ
１５と抵抗１６を挿入したものである。ＰＭＯＳトラン
ジスタ１５は、そのゲート電圧Ｖ１とPMOSトランジスタ
１３のゲート電圧Ｖ２との差Ｖ２−Ｖ１がＰＭＯＳトラ
ンジスタ１５のしきい値電圧Ｖth以上となった場合にオ
ンする。
る。インバータＩnv１は低圧電源Ｖccl がしきい値電圧
Ｖth以上となった場合に、また論理回路１７は２Ｖth以
上となった場合に正常動作する。このため低圧電源Ｖcc
l がしきい値電圧Ｖthから２Ｖthの区間でインバータＩ
nv１の出力がハイとなることがある。これを防止するた
めに論理回路１７とインバータＩnv１との間にＰＭＯＳ
１５と抵抗１６を挿入したものである。ＰＭＯＳトラン
ジスタ１５は、そのゲート電圧Ｖ１とPMOSトランジスタ
１３のゲート電圧Ｖ２との差Ｖ２−Ｖ１がＰＭＯＳトラ
ンジスタ１５のしきい値電圧Ｖth以上となった場合にオ
ンする。
【００１４】 Ｖ２−Ｖ１≧Ｖth …（１） さらにインバータＩnv１のＰＭＯＳトランジスタ１３
は、低圧電源Ｖccl とＰＭＯＳトランジスタ１３のゲー
ト電圧Ｖ２との差がＰＭＯＳトランジスタ１３のしきい
値電圧Ｖth以上となった場合にオンする。
は、低圧電源Ｖccl とＰＭＯＳトランジスタ１３のゲー
ト電圧Ｖ２との差がＰＭＯＳトランジスタ１３のしきい
値電圧Ｖth以上となった場合にオンする。
【００１５】 Ｖccl−Ｖ２≧Ｖth …（２） これらの点からＮＰＮトランジスタ１２およびゲートタ
ーンオフサイリスタ１１がオンするための条件は式(１)
＋(２)より、つぎのようになる。
ーンオフサイリスタ１１がオンするための条件は式(１)
＋(２)より、つぎのようになる。
【００１６】 Ｖccl−Ｖ１≧２Ｖth …（３） すなわち、高圧電源Ｖcch が低圧電源Ｖccl より先に立
ち上がった場合においても、Ｖccl−Ｖ１≧２Ｖth とな
らない限りインバータＩnv１の出力はハイとならないた
め、ＮＰＮトランジスタ１２をオフ状態に固定すること
が可能となり、高電圧回路のスイッチ素子であるゲート
ターンオフサイリスタ１１の誤オンを防止することがで
きる。また、プルアップ抵抗１６は、ＰＭＯＳトランジ
スタ１５のオン抵抗に対し十分大きくても電位固定が可
能なため定数設定が容易であるという利点を持つ。
ち上がった場合においても、Ｖccl−Ｖ１≧２Ｖth とな
らない限りインバータＩnv１の出力はハイとならないた
め、ＮＰＮトランジスタ１２をオフ状態に固定すること
が可能となり、高電圧回路のスイッチ素子であるゲート
ターンオフサイリスタ１１の誤オンを防止することがで
きる。また、プルアップ抵抗１６は、ＰＭＯＳトランジ
スタ１５のオン抵抗に対し十分大きくても電位固定が可
能なため定数設定が容易であるという利点を持つ。
【００１７】図２は、本発明スイッチ回路の他の実施例
を示す回路図で、図１とはＰＭＯＳトランジスタ１５を
使用しない点で相違している。即ち、インバータＩnv１
のＰＭＯＳトランジスタ１３のゲートとＮＭＯＳトラン
ジスタ１４のゲートとが接続されて入力ノードＮ２を構
成し、この入力ノードＮ２に論理回路１７が接続され、
かつ低圧電源端子Ｔ３と入力ノードＮ２との間にプルア
ップ抵抗１６が接続された構成となっている。
を示す回路図で、図１とはＰＭＯＳトランジスタ１５を
使用しない点で相違している。即ち、インバータＩnv１
のＰＭＯＳトランジスタ１３のゲートとＮＭＯＳトラン
ジスタ１４のゲートとが接続されて入力ノードＮ２を構
成し、この入力ノードＮ２に論理回路１７が接続され、
かつ低圧電源端子Ｔ３と入力ノードＮ２との間にプルア
ップ抵抗１６が接続された構成となっている。
【００１８】この回路において、プルアップ抵抗１６は
抵抗値を適正な定数とすることにより低圧電源Ｖccl が
２Ｖth以下では、インバータＩnv１の入力を常にローに
保つ役割をする。インバータＩnv１の入力ノードＮ２の
電位Ｖ３は、次の式で表される。
抵抗値を適正な定数とすることにより低圧電源Ｖccl が
２Ｖth以下では、インバータＩnv１の入力を常にローに
保つ役割をする。インバータＩnv１の入力ノードＮ２の
電位Ｖ３は、次の式で表される。
【００１９】 Ｖ３＝Ｒon／(Ｒon＋Ｒ１)×Ｖccl …（４） Ｒon；ＮＭＯＳトランジスタのオン抵抗（論理回路１７
の最終段のＮＭＯＳトランジスタ） Ｒ１；プルアップ抵抗１６ そして、Ｖccl ≦２Ｖthの時はＰＭＯＳトランジスタが
オンしない条件から Ｖccl−Ｖ３＜Ｖth …（５） また、同時にＮＭＯＳトランジスタをオンさせる条件か
ら Ｖ３≧Ｖth …（６） 更に、Ｖccl ≦２Ｖthの時はＮＭＯＳトランジスタをオ
ンさせない条件から Ｖ３′＜Ｖth …（７） よって、式（５）〜（７）を満足するようにプルアップ
抵抗１６の値を選定すればよい。式（６）及び（７）は
一見矛盾しているように見えるがＮＭＯＳトランジスタ
のオン抵抗Ｒonは電源電圧に対し Ｒon∝１／（Ｖccl−Ｖth） …（８） で表されるように電圧依存性があり、抵抗値を定めるこ
とが可能である。
の最終段のＮＭＯＳトランジスタ） Ｒ１；プルアップ抵抗１６ そして、Ｖccl ≦２Ｖthの時はＰＭＯＳトランジスタが
オンしない条件から Ｖccl−Ｖ３＜Ｖth …（５） また、同時にＮＭＯＳトランジスタをオンさせる条件か
ら Ｖ３≧Ｖth …（６） 更に、Ｖccl ≦２Ｖthの時はＮＭＯＳトランジスタをオ
ンさせない条件から Ｖ３′＜Ｖth …（７） よって、式（５）〜（７）を満足するようにプルアップ
抵抗１６の値を選定すればよい。式（６）及び（７）は
一見矛盾しているように見えるがＮＭＯＳトランジスタ
のオン抵抗Ｒonは電源電圧に対し Ｒon∝１／（Ｖccl−Ｖth） …（８） で表されるように電圧依存性があり、抵抗値を定めるこ
とが可能である。
【００２０】プルアップ抵抗１６の抵抗値が大き過ぎた
場合、論理不確定時の電位固定が困難となり、また小さ
過ぎるとＶccl が定常電位になってもオフ固定となり正
常動作が不可能になる場合がある。このことから、プル
アップ抵抗１６は論理回路１７の最終段のＮＭＯＳトラ
ンジスタのオン抵抗とのバランスを考慮して選定する必
要がある。
場合、論理不確定時の電位固定が困難となり、また小さ
過ぎるとＶccl が定常電位になってもオフ固定となり正
常動作が不可能になる場合がある。このことから、プル
アップ抵抗１６は論理回路１７の最終段のＮＭＯＳトラ
ンジスタのオン抵抗とのバランスを考慮して選定する必
要がある。
【００２１】図３は本発明スイッチ回路の更に他の実施
例を示す回路図で、図２と比較してプルアップ抵抗１６
を除去した点、及び抵抗Ｒ１と抵抗Ｒ３との接続点とＮ
ＰＮトランジスタ１２のベースとの間にダイオード１
８，１９，２０を抵抗Ｒ１からＮＰＮトランジスタ１２
に向かう方向を順方向となるようにして直列接続した点
で相違している。
例を示す回路図で、図２と比較してプルアップ抵抗１６
を除去した点、及び抵抗Ｒ１と抵抗Ｒ３との接続点とＮ
ＰＮトランジスタ１２のベースとの間にダイオード１
８，１９，２０を抵抗Ｒ１からＮＰＮトランジスタ１２
に向かう方向を順方向となるようにして直列接続した点
で相違している。
【００２２】ゲートターンオフサイリスタ１１がオンす
るためには、それにゲート信号を供給するためのＮＰＮ
トランジスタ１２がオンしなければならない。図３の回
路では、抵抗Ｒ１と抵抗Ｒ３との接続点の電位Ｖ４は、
３個のダイオード１８，１９，２０を介しているため、
次式で示すように３個のダイオードの順電圧降下3Vfと
ＮＰＮトランジスタ１２のエミッタ・ベース電圧Ｖbeと
の和より大きくなければＮＰＮトラジスタ１２にベース
電流は流れない。
るためには、それにゲート信号を供給するためのＮＰＮ
トランジスタ１２がオンしなければならない。図３の回
路では、抵抗Ｒ１と抵抗Ｒ３との接続点の電位Ｖ４は、
３個のダイオード１８，１９，２０を介しているため、
次式で示すように３個のダイオードの順電圧降下3Vfと
ＮＰＮトランジスタ１２のエミッタ・ベース電圧Ｖbeと
の和より大きくなければＮＰＮトラジスタ１２にベース
電流は流れない。
【００２３】 Ｖ４≧３Ｖf＋Ｖbe≒２.８〔Ｖ〕 …（９） これによって、高圧電源Ｖcch が低圧電源Ｖccl よりも
先に立ち上がり、論理回路１７の出力が不安定状態であ
る時においても低圧電源Ｖccl がＶ４以下ではＮＰＮト
ランジスタ１２はオンすることなく、低圧電源Ｖccl が
Ｖ４以上となれば論理回路１７の状態は確定するので高
圧出力素子としてのゲートターンオフサイリスタ１１は
ターンオンすることが可能となる。本実施例では、イン
バータの出力能力が要求されるが、駆動部最終段である
ことから、確実にオフ状態を固定できる利点を持つ。
先に立ち上がり、論理回路１７の出力が不安定状態であ
る時においても低圧電源Ｖccl がＶ４以下ではＮＰＮト
ランジスタ１２はオンすることなく、低圧電源Ｖccl が
Ｖ４以上となれば論理回路１７の状態は確定するので高
圧出力素子としてのゲートターンオフサイリスタ１１は
ターンオンすることが可能となる。本実施例では、イン
バータの出力能力が要求されるが、駆動部最終段である
ことから、確実にオフ状態を固定できる利点を持つ。
【００２４】図４は本発明スイッチ回路の異なる実施例
を示す回路図で、図２のスイッチ回路を改良したもので
ある。
を示す回路図で、図２のスイッチ回路を改良したもので
ある。
【００２５】その回路は、図２のスイッチ回路の低圧電
源端子Ｔ３と接地端子Ｔ４との間に、その出力ノードＮ
３を第１のインバータＩnv１の入力ノードＮ２に接続し
た第２のＣＭＯＳインバータＩnv２を接続し、第２のＣ
ＭＯＳインバータＩnv２を構成するＰＭＯＳトランジス
タ２１のゲートとＮＭＯＳトランジスタ２２のゲートと
の間にＮＭＯＳトランジスタ２３を接続し、ＮＭＯＳト
ランジスタ２２のゲートと接地端子Ｔ４との間に抵抗２
４を接続し、ＮＭＯＳトランジスタ２３のゲートとＰＭ
ＯＳトランジスタ２１のゲートとに論理回路１７が接続
した構成となっている。以下、スイッチ回路の動作につ
いて説明する。
源端子Ｔ３と接地端子Ｔ４との間に、その出力ノードＮ
３を第１のインバータＩnv１の入力ノードＮ２に接続し
た第２のＣＭＯＳインバータＩnv２を接続し、第２のＣ
ＭＯＳインバータＩnv２を構成するＰＭＯＳトランジス
タ２１のゲートとＮＭＯＳトランジスタ２２のゲートと
の間にＮＭＯＳトランジスタ２３を接続し、ＮＭＯＳト
ランジスタ２２のゲートと接地端子Ｔ４との間に抵抗２
４を接続し、ＮＭＯＳトランジスタ２３のゲートとＰＭ
ＯＳトランジスタ２１のゲートとに論理回路１７が接続
した構成となっている。以下、スイッチ回路の動作につ
いて説明する。
【００２６】ゲートターンオフサイリスタ１１を駆動す
るＮＰＮトランジスタ１２は、第１のインバータＩnv１
からの出力ノードがハイであるときにオンとなる。高圧
電源Ｖcch が低圧電源Ｖccl よりも先に立ち上がった場
合において、低圧電源Ｖcclが不安定状態であってもゲ
ートターンオフサイリスタ１１の誤オンを防止するため
に第１のインバータＩnv１の出力ノードをローに固定し
なければならない。プルアップ抵抗１６はＮＭＯＳトラ
ンジスタ２２及びＰＭＯＳトランジスタ２１がオフ(Ｖc
cl＜Ｖth）し、ハイインピーダンスであるときに第２の
ＣＭＯＳインバータＩnv２の出力を固定する。ＰＭＯＳ
トランジスタ２１及びＮＭＯＳトランジスタ２２からな
る第２のＣＭＯＳインバータＩnv２の前段にあるＮＭＯ
Ｓトランジスタ２３は、ＮＭＯＳトランジスタ２２のＶ
thレベルをシフトするために設けられている。ＮＭＯＳ
トランジスタ２３がオンするためには論理回路１７から
の出力であるゲート電圧Ｖ５が、次の関係を満足する必
要がある。
るＮＰＮトランジスタ１２は、第１のインバータＩnv１
からの出力ノードがハイであるときにオンとなる。高圧
電源Ｖcch が低圧電源Ｖccl よりも先に立ち上がった場
合において、低圧電源Ｖcclが不安定状態であってもゲ
ートターンオフサイリスタ１１の誤オンを防止するため
に第１のインバータＩnv１の出力ノードをローに固定し
なければならない。プルアップ抵抗１６はＮＭＯＳトラ
ンジスタ２２及びＰＭＯＳトランジスタ２１がオフ(Ｖc
cl＜Ｖth）し、ハイインピーダンスであるときに第２の
ＣＭＯＳインバータＩnv２の出力を固定する。ＰＭＯＳ
トランジスタ２１及びＮＭＯＳトランジスタ２２からな
る第２のＣＭＯＳインバータＩnv２の前段にあるＮＭＯ
Ｓトランジスタ２３は、ＮＭＯＳトランジスタ２２のＶ
thレベルをシフトするために設けられている。ＮＭＯＳ
トランジスタ２３がオンするためには論理回路１７から
の出力であるゲート電圧Ｖ５が、次の関係を満足する必
要がある。
【００２７】 Ｖ５−Ｖ６≧Ｖth …（１０） このためには、次段のＮＭＯＳトランジスタ２２がオン
するためのゲート電圧Ｖ６が、次の関係を満足する必要
がある。
するためのゲート電圧Ｖ６が、次の関係を満足する必要
がある。
【００２８】 Ｖ６≧Ｖth …（１１） 式(７)及び(８)より次の関係が得られる。
【００２９】 Ｖ５≧２Ｖth …（１２） この関係から、Ｖ５≧２Ｖthとなったときに第１のイン
バータＩnv１への入力はローとなり、その出力がハイと
なるからゲートターンオフサイリスタ１１をターンオン
することが可能となる。即ち、低圧電源Ｖccl が２Ｖth
以上となるまでＮＰＮトランジスタ１２をオフ状態に固
定することが可能となり、高圧電源Vcchが先に立ち上が
った状態で低圧電源Ｖccl が遅れて立ち上がった場合に
おいてもゲートターンオフサイリスタ１１の破壊を防止
することができる。
バータＩnv１への入力はローとなり、その出力がハイと
なるからゲートターンオフサイリスタ１１をターンオン
することが可能となる。即ち、低圧電源Ｖccl が２Ｖth
以上となるまでＮＰＮトランジスタ１２をオフ状態に固
定することが可能となり、高圧電源Vcchが先に立ち上が
った状態で低圧電源Ｖccl が遅れて立ち上がった場合に
おいてもゲートターンオフサイリスタ１１の破壊を防止
することができる。
【００３０】また、この実施例によれば図２に示す実施
例よりもプルアップ抵抗の抵抗値を正確に選定する必要
がなく、ＮＭＯＳトランジスタのオン抵抗値より十分に
大きな抵抗値とすることにより機能するという利点をも
つ。さらに、図１の実施例の場合、ＰＭＯＳトランジス
タのゲート電圧はＶth分差し引かれかつＶthの製造バラ
ツキの影響を受け易く出力特性も不安定となる心配があ
るが、この本実施例ではＰＭＯＳトランジスタ１３の前
段で電位固定するため、ＰＭＯＳトランジスタ１３のＶ
−Ｉ特性に悪影響がないという利点を持つ。
例よりもプルアップ抵抗の抵抗値を正確に選定する必要
がなく、ＮＭＯＳトランジスタのオン抵抗値より十分に
大きな抵抗値とすることにより機能するという利点をも
つ。さらに、図１の実施例の場合、ＰＭＯＳトランジス
タのゲート電圧はＶth分差し引かれかつＶthの製造バラ
ツキの影響を受け易く出力特性も不安定となる心配があ
るが、この本実施例ではＰＭＯＳトランジスタ１３の前
段で電位固定するため、ＰＭＯＳトランジスタ１３のＶ
−Ｉ特性に悪影響がないという利点を持つ。
【００３１】図１及び図４に示した回路において、更に
高電圧回路のスイッチ素子の誤オンに対して余裕をもた
せるには、ＭＯＳトランジスタの数量を増やすことによ
り動作上のＭＯＳトランジスタのＶthを任意にシフトア
ップさせることも可能である。尚、本実施例において
は、出力素子としてゲートターンオフサイリスタを一例
として述べたが、ＭＯＳスイッチ、トランジスタスイッ
チの場合も同様に適用できる。
高電圧回路のスイッチ素子の誤オンに対して余裕をもた
せるには、ＭＯＳトランジスタの数量を増やすことによ
り動作上のＭＯＳトランジスタのＶthを任意にシフトア
ップさせることも可能である。尚、本実施例において
は、出力素子としてゲートターンオフサイリスタを一例
として述べたが、ＭＯＳスイッチ、トランジスタスイッ
チの場合も同様に適用できる。
【００３２】図５は図３に示す本発明スイッチ回路をＨ
ブリッジ回路を使用したステッピングモータ駆動回路に
適用した一実施例を示す。
ブリッジ回路を使用したステッピングモータ駆動回路に
適用した一実施例を示す。
【００３３】図において、Ｔ１は高圧電源Ｖcch に接続
される高圧電源端子、Ｔ２は高圧電源端子と対をなし接
地電位またはそれに近い電位に接続される電源端子、５
１はステッピングモータのコイル、５２及び５３は高圧
電源端子Ｔ１とコイル５１の両端との間に接続されたソ
ース側スイッチ素子としてのゲートターンオフサイリス
タ、５４及び５５はシンク側スイッチ素子としてのＮＰ
Ｎトランジスタ、５６はゲートターンオフサイリスタ５
２をオンオフ制御するソース側駆動回路、５７はＮＰＮ
トランジスタ５４をオンオフ制御するシンク側駆動回路
である。ソース側駆動回路５６には図３に示す回路が使
用され、シンク側駆動回路５７には図７に示す回路が使
用されている。これは、本発明スイッチ回路がソース側
スイッチ素子とシンク側スイッチ素子との同じオンを防
止することを目的としていることから、いずれか一方の
スイッチ素子を確実にオフに固定すれば十分であるため
である。
される高圧電源端子、Ｔ２は高圧電源端子と対をなし接
地電位またはそれに近い電位に接続される電源端子、５
１はステッピングモータのコイル、５２及び５３は高圧
電源端子Ｔ１とコイル５１の両端との間に接続されたソ
ース側スイッチ素子としてのゲートターンオフサイリス
タ、５４及び５５はシンク側スイッチ素子としてのＮＰ
Ｎトランジスタ、５６はゲートターンオフサイリスタ５
２をオンオフ制御するソース側駆動回路、５７はＮＰＮ
トランジスタ５４をオンオフ制御するシンク側駆動回路
である。ソース側駆動回路５６には図３に示す回路が使
用され、シンク側駆動回路５７には図７に示す回路が使
用されている。これは、本発明スイッチ回路がソース側
スイッチ素子とシンク側スイッチ素子との同じオンを防
止することを目的としていることから、いずれか一方の
スイッチ素子を確実にオフに固定すれば十分であるため
である。
【００３４】この回路において、コイル５１に電流をａ
からｂの方向に流すときは、ソース側駆動回路５６がゲ
ートターンオフサイリスタ５２を、シンク側駆動回路
（図示せず）がＮＰＮトランジスタ５５をそれぞれオン
させ、次にコイル５１に電流をｂからａの方向に流すと
きは、ソース側駆動回路（図示せず）がゲートターンオ
フサイリスタ５３を、シンク側駆動回路５７がＮＰＮト
ランジスタ５４をオンさせる。この際、対となるゲート
ターンオフサイリスタ５２とＮＰＮトランジスタ５４ま
たはゲートターンオフサイリスタ５３とＮＰＮトランジ
スタ５５が同時にオンとなるアーム短絡を防止しなけれ
ばならない。
からｂの方向に流すときは、ソース側駆動回路５６がゲ
ートターンオフサイリスタ５２を、シンク側駆動回路
（図示せず）がＮＰＮトランジスタ５５をそれぞれオン
させ、次にコイル５１に電流をｂからａの方向に流すと
きは、ソース側駆動回路（図示せず）がゲートターンオ
フサイリスタ５３を、シンク側駆動回路５７がＮＰＮト
ランジスタ５４をオンさせる。この際、対となるゲート
ターンオフサイリスタ５２とＮＰＮトランジスタ５４ま
たはゲートターンオフサイリスタ５３とＮＰＮトランジ
スタ５５が同時にオンとなるアーム短絡を防止しなけれ
ばならない。
【００３５】そこで２個のソース側駆動回路または２個
のシンク側駆動回路の少なくとも一方に本発明のスイッ
チ回路を使用することにより、高圧電源Ｖcch が低圧電
源Ｖccl よりも先に立ち上がった場合においても、低圧
電源Ｖccl の電圧不安定状態による誤オンすなわちアー
ム短絡を防止し、ゲートターンオフサイリスタ５２及び
５３，ＮＰＮトランジスタ５４及び５５の破壞を阻止す
ることができるのである。
のシンク側駆動回路の少なくとも一方に本発明のスイッ
チ回路を使用することにより、高圧電源Ｖcch が低圧電
源Ｖccl よりも先に立ち上がった場合においても、低圧
電源Ｖccl の電圧不安定状態による誤オンすなわちアー
ム短絡を防止し、ゲートターンオフサイリスタ５２及び
５３，ＮＰＮトランジスタ５４及び５５の破壞を阻止す
ることができるのである。
【００３６】図５では、ソース側駆動回路５６として図
３に示すスイッチ回路を使用したが、本発明はこれに限
定されるものではなく種々の変形が可能である。例え
ば、ソース側駆動回路５６として図１，図２または図４
に示すスイッチ回路を使用することができる。
３に示すスイッチ回路を使用したが、本発明はこれに限
定されるものではなく種々の変形が可能である。例え
ば、ソース側駆動回路５６として図１，図２または図４
に示すスイッチ回路を使用することができる。
【００３７】図６は図１に示す本発明スイッチ回路をＨ
ブリッジ回路を使用したステッピングモータ駆動回路に
適用した他の実施例を示す。この回路の特徴は、ソース
側スイッチ素子としてのゲートターンオフサイリスタ５
２は図７に示す従来のソース側駆動回路５８で駆動さ
れ、シンク側スイッチ素子としてのＮＰＮトランジスタ
５４のシンク側駆動回路５９として図１に示す駆動回路
が使用される点にある。この実施例においても、シンク
側駆動回路５９として図１に示す本発明の駆動回路が使
用されているため、高圧電源Ｖcch が低圧電源Ｖccl よ
りも先に立ち上がった場合においてもシンク側スイッチ
素子としてのＮＰＮトランジスタ５４をオフ状態に維持
することができ、この結果誤オンすなわちアーム短絡を
防止し、ゲートターンオフサイリスタ５２及び５３，Ｎ
ＰＮトランジスタ５４及び５５の破壊を阻止することが
できるのである。
ブリッジ回路を使用したステッピングモータ駆動回路に
適用した他の実施例を示す。この回路の特徴は、ソース
側スイッチ素子としてのゲートターンオフサイリスタ５
２は図７に示す従来のソース側駆動回路５８で駆動さ
れ、シンク側スイッチ素子としてのＮＰＮトランジスタ
５４のシンク側駆動回路５９として図１に示す駆動回路
が使用される点にある。この実施例においても、シンク
側駆動回路５９として図１に示す本発明の駆動回路が使
用されているため、高圧電源Ｖcch が低圧電源Ｖccl よ
りも先に立ち上がった場合においてもシンク側スイッチ
素子としてのＮＰＮトランジスタ５４をオフ状態に維持
することができ、この結果誤オンすなわちアーム短絡を
防止し、ゲートターンオフサイリスタ５２及び５３，Ｎ
ＰＮトランジスタ５４及び５５の破壊を阻止することが
できるのである。
【００３８】
【発明の効果】本発明によれば、高圧電源と低圧電源と
の電源投入の電源シーケンスに拘らず高電圧回路のスイ
ッチ素子の破壊を防止することができ、信頼性の高いス
テッピングモータ駆動回路を実現できるという効果があ
る。
の電源投入の電源シーケンスに拘らず高電圧回路のスイ
ッチ素子の破壊を防止することができ、信頼性の高いス
テッピングモータ駆動回路を実現できるという効果があ
る。
【図１】本発明スイッチ回路の一実施例を示す回路図で
ある。
ある。
【図２】本発明スイッチ回路の他の実施例を示す回路図
である。
である。
【図３】本発明スイッチ回路の更に他の実施例を示す回
路図である。
路図である。
【図４】本発明スイッチ回路の異なる実施例を示す回路
図である。
図である。
【図５】本発明スイッチ回路をステッピングモータ駆動
回路に適用した場合の一実施例を示す回路図である。
回路に適用した場合の一実施例を示す回路図である。
【図６】本発明スイッチ回路をステッピングモータ駆動
回路に適用した場合の他の実施例を示す回路図である。
回路に適用した場合の他の実施例を示す回路図である。
【図７】従来のステッピングモータ駆動回路の一例を示
す回路図である。
す回路図である。
【図８】基準ゲートバイアス電圧を得る回路図である。
１１…ゲートターンオフサイリスタ、１２…ＮＰＮトラ
ンジスタ、１３，１４，１５…ＰＭＯＳトランジスタ、
１４…ＮＭＯＳトランジスタ、Ｉnv１，Ｉnv２…ＣＭＯ
Ｓインバータ、１６…プルアップ抵抗、１７…論理回
路、１８，１９，２０…ダイオード、５１…コイル、５
２，５３…ソース側スイッチ素子、５４，５５…シンク
側スイッチ素子、５６，５８…ソース側駆動回路、５
７，５９…シンク側駆動回路、Ｔ１…高圧電源端子、Ｔ
２…電源端子、Ｔ３…低圧電源端子、Ｔ４…接地端子、
Ｔ５…出力端子。
ンジスタ、１３，１４，１５…ＰＭＯＳトランジスタ、
１４…ＮＭＯＳトランジスタ、Ｉnv１，Ｉnv２…ＣＭＯ
Ｓインバータ、１６…プルアップ抵抗、１７…論理回
路、１８，１９，２０…ダイオード、５１…コイル、５
２，５３…ソース側スイッチ素子、５４，５５…シンク
側スイッチ素子、５６，５８…ソース側駆動回路、５
７，５９…シンク側駆動回路、Ｔ１…高圧電源端子、Ｔ
２…電源端子、Ｔ３…低圧電源端子、Ｔ４…接地端子、
Ｔ５…出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須田 晃一 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 椎名 長司 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内
Claims (14)
- 【請求項１】第１の電源端子と、 第１の電源端子より低電圧の第２の電源端子と、 出力端子と、 第１の電源端子と第２の電源端子との間に接続されたＣ
ＭＯＳインバータと、 ＣＭＯＳインバータの各ＭＯＳトランジスタのゲート間
に接続されたＰＭＯＳトランジスタと、 ＰＭＯＳトランジスタのゲート及びＣＭＯＳインバータ
の第２の電源端子側に位置するＭＯＳトランジスタのゲ
ートに接続されインバータに論理信号を付与する論理回
路と、 第１の電源端子とＣＭＯＳインバータの第１の電源端子
側に位置するＭＯＳトランジスタのゲートとの間に接続
されたプルアップ抵抗と、 コレクタが出力端子に、エミッタが第２の電源端子に、
ベースがインバータの出力ノードにそれぞれ接続された
駆動用トランジスタとを具備することを特徴とするスイ
ッチ回路。 - 【請求項２】駆動用トランジスタのベースとインバータ
の出力ノードとの間に第１の抵抗を、第１の抵抗と駆動
用トランジスタのベースとの接続点と第２の電源端子と
の間に第２の抵抗をそれぞれ接続したことを特徴とする
請求項１記載のスイッチ回路。 - 【請求項３】第１の電源端子と、 第１の電源端子より低電圧の第２の電源端子と、 出力端子と、 第１の電源端子と第２の電源端子との間に接続されたイ
ンバータと、 インバータの入力ノードに接続されインバータに論理信
号を付与する論理回路と、 コレクタが出力端子に、エミッタが第２の電源端子に、
ベースがインバータの出力ノードにそれぞれ接続された
駆動用トランジスタと、 第１の電源端子とインバータの入力ノードとの間に接続
されたプルアップ抵抗とを具備することを特徴とするス
イッチ回路。 - 【請求項４】駆動用トランジスタのベースとインバータ
の出力ノードとの間に第１の抵抗を、第１の抵抗と駆動
用トランジスタのベースとの接続点と第２の電源端子と
の間に第２の抵抗をそれぞれ接続したことを特徴とする
請求項３記載のスイッチ回路。 - 【請求項５】第１の電源端子と、 第１の電源端子より低電圧の第２の電源端子と、 出力端子と、 第１の電源端子と第２の電源端子との間に接続されたイ
ンバータと、 インバータの入力ノードに接続されインバータに論理信
号を付与する論理回路と、 コレクタが出力端子に、エミッタが第２の電源端子に、
ベースがインバータの出力ノードにそれぞれ接続された
駆動用トランジスタと、 インバータの出力ノードと駆動用トランジスタのベース
との間に接続した接合障壁を有する素子とを具備するこ
とを特徴とするスイッチ回路。 - 【請求項６】インバータの出力ノードと接合障壁を有す
る素子との間に第１の抵抗を、第１の抵抗と接合障壁を
有する素子との接続点と第２の電源端子との間に第２の
抵抗をそれぞれ接続したことを特徴とする請求項５記載
のスイッチ回路。 - 【請求項７】第１の電源端子と、 第１の電源端子より低電圧の第２の電源端子と、 出力端子と、 第１の電源端子と第２の電源端子との間に接続された第
１のインバータと、 第１の電源端子と第２の電源端子との間に接続され、そ
の出力ノードを第１のインバータの入力ノードに接続さ
れたＣＭＯＳトランジスタで構成された第２のインバー
タと、 第２のインバータの各ＭＯＳトランジスタのゲート間に
接続されたＰＭＯＳトランジスタと、 ＰＭＯＳトランジスタのゲート及び第２のインバータの
第１の電源端子側に位置するＭＯＳトランジスタのゲー
トに接続され第２のインバータに論理信号を付与する論
理回路と、 第１の電源端子と第１のインバータの入力ノードとの間
に接続されたプルアップ抵抗と、 コレクタが出力端子に、エミッタが第２の電源端子に、
ベースが第１のインバータの出力ノードにそれぞれ接続
された駆動用トランジスタとを具備することを特徴とす
るスイッチ回路。 - 【請求項８】駆動用トランジスタのベースと第１のイン
バータの出力ノードとの間に第１の抵抗を、第１の抵抗
と駆動用トランジスタのベースとの接続点と第２の電源
端子との間に第２の抵抗をそれぞれ接続したことを特徴
とする請求項７記載のスイッチ回路。 - 【請求項９】第１の電源端子とステッピングモータのコ
イルの両端との間に接続した第１及び第２のソース側ス
イッチ素子と、 第１の電源端子より低電圧の第２の電源端子とステッピ
ングモータのコイルの両端との間に接続した第１及び第
２のシンク側スイッチ素子と、 第１及び第２のソース側スイッチ素子をオンオフ制御す
る第１及び第２のソース側スイッチ素子駆動回路と、 第１及び第２のシンク側スイッチ素子をオンオフ制御す
る第１及び第２のシンク側スイッチ素子駆動回路とを有
し、第１及び第２のソース側スイッチ素子駆動回路がそ
れぞれ、 第１の電源端子より低電圧で第２の電源端子より高電圧
の第３の電源端子と、 第３の電源端子とそれより低電圧の第４の電源端子との
間に接続されたCMOSインバータと、 ＣＭＯＳインバータの各ＭＯＳトランジスタのゲート間
に接続されたＰＭＯＳトランジスタと、 ＰＭＯＳトランジスタのゲート及びＣＭＯＳインバータ
の第４の電源端子側に位置するＭＯＳトランジスタのゲ
ートに接続されインバータに論理信号を付与する論理回
路と、 第３の電源端子とＣＭＯＳインバータの第３の電源端子
側に位置するＭＯＳトランジスタのゲートとの間に接続
されたプルアップ抵抗と、 コレクタがソース側スイッチ素子の制御端子に、エミッ
タが第４の電源端子に、ベースがインバータの出力ノー
ドにそれぞれ接続された駆動用トランジスタとから構成
されていることを特徴とするステッピングモータ駆動回
路。 - 【請求項１０】駆動用トランジスタのベースとインバー
タの出力ノードとの間に第１の抵抗を、第１の抵抗と駆
動用トランジスタのベースとの接続点と第４の電源端子
との間に第２の抵抗をそれぞれ接続したことを特徴とす
る請求項９記載のステッピングモータ駆動回路。 - 【請求項１１】第１の電源端子とステッピングモータの
コイルの両端との間に接続した第１及び第２のソース側
スイッチ素子と、 第１の電源端子より低電圧の第２の電源端子とステッピ
ングモータのコイルの両端との間に接続した第１及び第
２のシンク側スイッチ素子と、 第１及び第２のソース側スイッチ素子をオンオフ制御す
る第１及び第２のソース側スイッチ素子駆動回路と、 第１及び第２のシンク側スイッチ素子をオンオフ制御す
る第１及び第２のシンク側スイッチ素子駆動回路とを有
し、第１及び第２のソース側スイッチ素子駆動回路がそ
れぞれ、 第１の電源端子より低電圧で第２の電源端子より高電圧
の第３の電源端子と、 第３の電源端子とそれより低電圧の第４の電源端子との
間に接続されたインバータと、 インバータの入力ノードに接続されインバータに論理信
号を付与する論理回路と、 コレクタがソース側スイッチ素子の制御端子に、エミッ
タが第４の電源端子に、ベースがインバータの出力ノー
ドにそれぞれ接続された駆動用トランジスタと、 第３の電源端子とインバータの入力ノードとの間に接続
されたプルアップ抵抗とから構成されていることを特徴
とするステッピングモータ駆動回路。 - 【請求項１２】駆動用トランジスタのベースとインバー
タの出力ノードとの間に第１の抵抗を、第１の抵抗と駆
動用トランジスタのベースとの接続点と第４の電源端子
との間に第２の抵抗をそれぞれ接続したことを特徴とす
る請求項１１記載のステッピングモータ駆動回路。 - 【請求項１３】第１の電源端子とステッピングモータの
コイルの両端との間に接続した第１及び第２のソース側
スイッチ素子と、 第１の電源端子より低電圧の第２の電源端子とステッピ
ングモータのコイルの両端との間に接続した第１及び第
２のシンク側スイッチ素子と、 第１及び第２のソース側スイッチ素子をオンオフ制御す
る第１及び第２のソース側スイッチ素子駆動回路と、 第１及び第２のシンク側スイッチ素子をオンオフ制御す
る第１及び第２のシンク側スイッチ素子駆動回路とを有
し、第１及び第２のソース側スイッチ素子駆動回路がそ
れぞれ、 第１の電源端子より低電圧で第２の電源端子より高電圧
の第３の電源端子と、 第３の電源端子とそれより低電圧の第４の電源端子との
間に接続されたインバータと、 インバータの入力ノードに接続されインバータに論理信
号を付与する論理回路と、 コレクタがソース側スイッチ素子の制御端子に、エミッ
タが第４の電源端子に、ベースがインバータの出力ノー
ドにそれぞれ接続された駆動用トランジスタと、 インバータの出力ノードと駆動用トランジスタのベース
との間に接続した接合障壁を有する素子とから構成され
ていることを特徴とするステッピングモータ駆動回路。 - 【請求項１４】インバータの出力ノードと接合障壁を有
する素子との間に第１の抵抗を、第１の抵抗と接合障壁
を有する素子との接続点と第４の電源端子との間に第２
の抵抗をそれぞれ接続したことを特徴とする請求項１３
記載のステッピングモータ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234403A JP2635247B2 (ja) | 1991-09-13 | 1991-09-13 | スイッチ回路及びそれを使ったステッピングモータ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234403A JP2635247B2 (ja) | 1991-09-13 | 1991-09-13 | スイッチ回路及びそれを使ったステッピングモータ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0576199A true JPH0576199A (ja) | 1993-03-26 |
| JP2635247B2 JP2635247B2 (ja) | 1997-07-30 |
Family
ID=16970462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234403A Expired - Lifetime JP2635247B2 (ja) | 1991-09-13 | 1991-09-13 | スイッチ回路及びそれを使ったステッピングモータ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635247B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115102439A (zh) * | 2022-08-01 | 2022-09-23 | 无锡德本科技有限公司 | 一种可用于马达控制的低压稳定控制电路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53145550A (en) * | 1977-05-25 | 1978-12-18 | Mitsubishi Electric Corp | Output level stabilizing circuit |
| JPS5463773A (en) * | 1978-07-28 | 1979-05-22 | Sanei Sokki Kk | Continuous writing recorder |
| JPH02239721A (ja) * | 1989-03-13 | 1990-09-21 | Nec Corp | 出力インターフェース回路 |
| JPH0350914A (ja) * | 1989-07-19 | 1991-03-05 | Koufu Nippon Denki Kk | 出力ドライブ回路 |
| JPH0368212A (ja) * | 1989-08-07 | 1991-03-25 | Koufu Nippon Denki Kk | ドライブ回路 |
-
1991
- 1991-09-13 JP JP3234403A patent/JP2635247B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53145550A (en) * | 1977-05-25 | 1978-12-18 | Mitsubishi Electric Corp | Output level stabilizing circuit |
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| JPH02239721A (ja) * | 1989-03-13 | 1990-09-21 | Nec Corp | 出力インターフェース回路 |
| JPH0350914A (ja) * | 1989-07-19 | 1991-03-05 | Koufu Nippon Denki Kk | 出力ドライブ回路 |
| JPH0368212A (ja) * | 1989-08-07 | 1991-03-25 | Koufu Nippon Denki Kk | ドライブ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115102439A (zh) * | 2022-08-01 | 2022-09-23 | 无锡德本科技有限公司 | 一种可用于马达控制的低压稳定控制电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2635247B2 (ja) | 1997-07-30 |
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