JPH02239721A - 出力インターフェース回路 - Google Patents
出力インターフェース回路Info
- Publication number
- JPH02239721A JPH02239721A JP1061395A JP6139589A JPH02239721A JP H02239721 A JPH02239721 A JP H02239721A JP 1061395 A JP1061395 A JP 1061395A JP 6139589 A JP6139589 A JP 6139589A JP H02239721 A JPH02239721 A JP H02239721A
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- JP
- Japan
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- resistor
- output
- gate
- voltage
- level
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電源Ｖｃｃの立上り時にもインターフェース
信号が確実に旧ｇｈレベルであることを保障する出力イ
ンターフェース回路に関する。
信号が確実に旧ｇｈレベルであることを保障する出力イ
ンターフェース回路に関する。
従来の技術
従来、この種の出力インターフェース回路は、第２図に
示すように、入力端子の１つにパワーオンリセット回路
１を接続したエミッタフォロワ型ＡＮＤゲート２と、前
記エミッタフオロワ型ＡＮＤゲート２の出力端子に一端
を接続し他端をグランドに接続した抵抗４と、エミッタ
フォロワ型ＡＮＤゲート２の出力端子にベース端子をグ
ランドにエミッタ端子を接続したトランジスタ５と、ト
ランジスタ５のコレクタ端子に一端を、他端を電源電圧
Ｖｃｃ供給用端子ｌ３に接続したプルアップ（ｐｕｌｌ
ｕｐ）用抵抗８と、トランジスタ５のコレクタ端子に接
続した出力ピン７とにより構成されていた。
示すように、入力端子の１つにパワーオンリセット回路
１を接続したエミッタフォロワ型ＡＮＤゲート２と、前
記エミッタフオロワ型ＡＮＤゲート２の出力端子に一端
を接続し他端をグランドに接続した抵抗４と、エミッタ
フォロワ型ＡＮＤゲート２の出力端子にベース端子をグ
ランドにエミッタ端子を接続したトランジスタ５と、ト
ランジスタ５のコレクタ端子に一端を、他端を電源電圧
Ｖｃｃ供給用端子ｌ３に接続したプルアップ（ｐｕｌｌ
ｕｐ）用抵抗８と、トランジスタ５のコレクタ端子に接
続した出力ピン７とにより構成されていた。
回路の動作としては、電源電圧Ｖｃｃの立上り時に電圧
Ｖｃｃが確定するまでパワーオンリセット回路１が働き
、エミッタフォロワ型ＡＮＤゲート２の入力端子はＬｏ
ｔレベルとなるために、出力端子もＬｏｗレベルであり
、トランジスタ５が動作しないために、出力ピン７は旧
ｇｈレベルを維持していた。
Ｖｃｃが確定するまでパワーオンリセット回路１が働き
、エミッタフォロワ型ＡＮＤゲート２の入力端子はＬｏ
ｔレベルとなるために、出力端子もＬｏｗレベルであり
、トランジスタ５が動作しないために、出力ピン７は旧
ｇｈレベルを維持していた。
発明が解決しようとする課題
上述した従来のインターフェース回路は、電源［圧Ｖｃ
ｃの立上り時にパワーオンリセット回路１がＬｏｗレベ
ルを維持するようになっているが、実際にはパワーオン
リセット回路１は、電源電圧Ｖｃｃの立上り時の０〜１
．４Ｖの範囲にあるとき：ζＬｏｗレベルを保障するこ
とができず、電圧Ｖｃｃの上昇につれてバワーオンリセ
ット回路１の出力レベルも上昇し、このためにエミッタ
フォロワ型ＡＮＤゲート２の出力レベルＶ ｏｕｔも上
昇し、その最大値Ｖ ｏｕｔ＋＊ａｘがトランジスタ５
の最低動作電圧Ｖ ＢＥＯＮｍＩｎを上回ってしまった
場合には、トランジスタ５が動作し、インターフェース
回路の出力が旧ｇｈレベルを保障できずにＬｏｗレベル
となり、他のインターフェース回路を動作させてしまう
という課題があった。
ｃの立上り時にパワーオンリセット回路１がＬｏｗレベ
ルを維持するようになっているが、実際にはパワーオン
リセット回路１は、電源電圧Ｖｃｃの立上り時の０〜１
．４Ｖの範囲にあるとき：ζＬｏｗレベルを保障するこ
とができず、電圧Ｖｃｃの上昇につれてバワーオンリセ
ット回路１の出力レベルも上昇し、このためにエミッタ
フォロワ型ＡＮＤゲート２の出力レベルＶ ｏｕｔも上
昇し、その最大値Ｖ ｏｕｔ＋＊ａｘがトランジスタ５
の最低動作電圧Ｖ ＢＥＯＮｍＩｎを上回ってしまった
場合には、トランジスタ５が動作し、インターフェース
回路の出力が旧ｇｈレベルを保障できずにＬｏｗレベル
となり、他のインターフェース回路を動作させてしまう
という課題があった。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規な出力インターフェー
ス回路を提供することにある。
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規な出力インターフェー
ス回路を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る出力インターフ
ェース回路は、エミッタフォロヮ型ＡＮＤゲートの出力
端子と、トランジスタのベース端子に一端が接続され、
他端がグランドに接続された第二の抵抗との間に挿入さ
れた第一の抵抗を備えて構成される。
ェース回路は、エミッタフォロヮ型ＡＮＤゲートの出力
端子と、トランジスタのベース端子に一端が接続され、
他端がグランドに接続された第二の抵抗との間に挿入さ
れた第一の抵抗を備えて構成される。
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は、本発明の一実施例を示す回路構成図である。
第１図を参照するに、本発明の一実施例は、パワーオン
リセット回路１と、エミッタフォロヮ型ＡＮＤゲート２
と、第一の抵抗３と、第二の抵抗４と、エミッタフォロ
ワ型ＡＮＤゲート２の出力を反転するトランジスタ５と
、トランジスタ５のコレクタ端子をプルアップする抵抗
６と、出力用ピン７とにより構成される。
リセット回路１と、エミッタフォロヮ型ＡＮＤゲート２
と、第一の抵抗３と、第二の抵抗４と、エミッタフォロ
ワ型ＡＮＤゲート２の出力を反転するトランジスタ５と
、トランジスタ５のコレクタ端子をプルアップする抵抗
６と、出力用ピン７とにより構成される。
次に本発明の動作について説明するに、電源電圧Ｖｃｃ
が立上る際の０〜１．４Ｖの範囲内では、パワーオンリ
セット回路１は、正常に動作せず、出力をＬｏｔレベル
に保持できないために、エミッタフォロワ型ＡＮＤゲー
ト２の出力電圧レベルＶ ｏｕｔもＬｏｗレベルを保て
ず、トランジスタ５が動作しようとする。しかしながら
、Ｖｃｃ＝Ｏ〜１．４ Ｖの時に、エミッタフォロワ型
ＡＮＤゲート２の最大出力電圧をＶ ｏｕｔｍａｘ≦１
．４ Ｖ１第一の抵抗３の抵抗値をｒ１、第二の抵抗４
の抵抗値をｒ２、トランジスタの最低動作電圧をＶＢＥ
ＯＮｍＩｎとして、の関係式より求められた抵抗値ｒｌ
を持つ第一の抵抗３により、第二の抵抗４の両端の電圧
は、Ｖ ＢＥＯＮｍｉｎより低くなるために、トランジ
スタ５は動作せず、よって、電源電圧Ｖｃｃの立上り時
にも、確実に出力インターフェースの信号レベルのＨｉ
ｇｈレベルを保障できる。
が立上る際の０〜１．４Ｖの範囲内では、パワーオンリ
セット回路１は、正常に動作せず、出力をＬｏｔレベル
に保持できないために、エミッタフォロワ型ＡＮＤゲー
ト２の出力電圧レベルＶ ｏｕｔもＬｏｗレベルを保て
ず、トランジスタ５が動作しようとする。しかしながら
、Ｖｃｃ＝Ｏ〜１．４ Ｖの時に、エミッタフォロワ型
ＡＮＤゲート２の最大出力電圧をＶ ｏｕｔｍａｘ≦１
．４ Ｖ１第一の抵抗３の抵抗値をｒ１、第二の抵抗４
の抵抗値をｒ２、トランジスタの最低動作電圧をＶＢＥ
ＯＮｍＩｎとして、の関係式より求められた抵抗値ｒｌ
を持つ第一の抵抗３により、第二の抵抗４の両端の電圧
は、Ｖ ＢＥＯＮｍｉｎより低くなるために、トランジ
スタ５は動作せず、よって、電源電圧Ｖｃｃの立上り時
にも、確実に出力インターフェースの信号レベルのＨｉ
ｇｈレベルを保障できる。
発明の効果
以上説明したように、本発明によれば、エミッタフォロ
ワ型ＡＮＤゲート２の出力端子と、トランジスタ５のベ
ース端子に一端を、グランドに他端を接続した第二の抵
抗４の一端との間に、式より求められる抵抗値ｒｌを持
つ第一の抵抗３を挿入することにより、電源電圧Ｖｃｃ
の立上り時、０〜１．４ Ｖの範囲内にあるときに、エ
ミッタフォロワ型ＡＮＤゲート２の出力電圧レベルがＬ
ｏｗレベルを維持できなく上昇しても、第一の抵抗３に
よる電圧ドロップで、第二の抵抗４の両端間の電圧はト
ランジスタの最低動作電圧ＶＢＥＯＮ＋ｓｉｎを下回り
、それによりトランジスタ５は決して動作せず、インタ
ーフェースの出力信号レベルを確実に旧ｇｈレベルに保
持できる効果が得られる。
ワ型ＡＮＤゲート２の出力端子と、トランジスタ５のベ
ース端子に一端を、グランドに他端を接続した第二の抵
抗４の一端との間に、式より求められる抵抗値ｒｌを持
つ第一の抵抗３を挿入することにより、電源電圧Ｖｃｃ
の立上り時、０〜１．４ Ｖの範囲内にあるときに、エ
ミッタフォロワ型ＡＮＤゲート２の出力電圧レベルがＬ
ｏｗレベルを維持できなく上昇しても、第一の抵抗３に
よる電圧ドロップで、第二の抵抗４の両端間の電圧はト
ランジスタの最低動作電圧ＶＢＥＯＮ＋ｓｉｎを下回り
、それによりトランジスタ５は決して動作せず、インタ
ーフェースの出力信号レベルを確実に旧ｇｈレベルに保
持できる効果が得られる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路構成図、第２図は
従来例を示すブロック図である。 １．．．バワーオンリセット回路、２．．．エミッタフ
ォロワ型ＡＮＤゲート、３、４．．．抵抗、５．．トラ
ンジスタ、 ６．，． プルアップ（ｐｕｌｌ ｕｐ） 抵抗、 ７．．． 出力ビン、 ｌ！、 ｌ２、 １３．．． 電＃電圧 Ｖｃｃ供給用端子
従来例を示すブロック図である。 １．．．バワーオンリセット回路、２．．．エミッタフ
ォロワ型ＡＮＤゲート、３、４．．．抵抗、５．．トラ
ンジスタ、 ６．，． プルアップ（ｐｕｌｌ ｕｐ） 抵抗、 ７．．． 出力ビン、 ｌ！、 ｌ２、 １３．．． 電＃電圧 Ｖｃｃ供給用端子
Claims (1)
- 入力端子の１つにパワーオンリセット回路を接続したエ
ミッタフォロワ型ＡＮＤゲートと、該エミッタフォロワ
型ＡＮＤゲートの出力端子に一端を接続した第一の抵抗
と、該第一の抵抗の他端に一端を接続し他端をグランド
に接続した第二の抵抗と、前記第一の抵抗の他端にベー
ス端子を接続しエミッタをグランドに接続したトランジ
スタと、該トランジスタのコレクタ端子に一端を接続し
他端を電源に接続したプルアップ用抵抗と、前記トラン
ジスタのコレクタ端子に接続した出力ピンとを有するこ
とを特徴とした出力インターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061395A JPH02239721A (ja) | 1989-03-13 | 1989-03-13 | 出力インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061395A JPH02239721A (ja) | 1989-03-13 | 1989-03-13 | 出力インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02239721A true JPH02239721A (ja) | 1990-09-21 |
Family
ID=13169924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1061395A Pending JPH02239721A (ja) | 1989-03-13 | 1989-03-13 | 出力インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02239721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0576199A (ja) * | 1991-09-13 | 1993-03-26 | Hitachi Ltd | スイツチ回路及びそれを使つたステツピングモータ駆動回路 |
-
1989
- 1989-03-13 JP JP1061395A patent/JPH02239721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0576199A (ja) * | 1991-09-13 | 1993-03-26 | Hitachi Ltd | スイツチ回路及びそれを使つたステツピングモータ駆動回路 |
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