JPH0576207B2 - - Google Patents
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- JPH0576207B2 JPH0576207B2 JP59241008A JP24100884A JPH0576207B2 JP H0576207 B2 JPH0576207 B2 JP H0576207B2 JP 59241008 A JP59241008 A JP 59241008A JP 24100884 A JP24100884 A JP 24100884A JP H0576207 B2 JPH0576207 B2 JP H0576207B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- mos transistor
- voltage comparator
- output
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Description
〔産業上の利用分野〕
本発明はMOSトランジスタで構成されたヒス
テリシス回路に関するものである。 〔従来の技術〕 従来、ヒステリシス回路として、第２図に示す
電圧比較器２１及び３個の抵抗２５，２６，２７
を有して構成された回路が知られている。本例は
電源間に抵抗２５，２６が縦続接続され、抵抗２
５と抵抗２６の接続点は電圧比較器２１の基準電
圧入力端子２２に接続されると共に、抵抗２７の
一端に接続され、抵抗２７の他端は、電圧比較器
２１の出力２４に接続されて構成されている。電
圧比較器２１は、基準電圧入力端子２２と信号入
力端子２３とを有し、信号入力端子２３の電圧レ
ベルをVI＜VRの時は出力端子２４の電圧レベル
は電源電圧VDDと同一電圧レベルが出力され、VI
＜VRの時は、出力端子２４の電圧レベルは0Vが
出力される。 抵抗２５，２６，２７の抵抗値をそれぞれ
R25，R26，R27であるとすると、基準電圧入力端
子２２の電圧VRは、入力信号端子２３の電圧VI
の状態によつてVRH，VRLの２状態を有し、それ
ぞれ次式で表わされる。 VI＜VRの時は、電圧比較器２１の出力はVDD
となつている。この電圧比較器２１の出力イン
ピーダンスが無視できるものとすると、VRHは
R25とR27の並列抵抗とR26との分圧で表される
から、 VRH＝R26／（R25R27）＋R26・VDD ここで（R25R27）＝R25・R27／R25＋R27 ∴VRH＝VDD×R26／R25・R27／R25＋R27＋R26 ＝VDD×（R25＋R27）R26／R25・R27＋（R25＋R27）
R26 ＝VDD×（R25＋R27）R26／R25R26＋R26R27＋R25R27
……(1) VI＞VRの時は、電圧比較器２１の出力はOV
となつている。したがつて、VRLはR26とR27の
並列抵抗とR25との分圧で表されるから、 VRL＝（R26R27）／R25＋（R26R27）・VDD ここで（R26R27）＝R26・R27／R26＋R27 ∴VRL＝VDD×R26・R27／R26＋R27／R25＋R26・R27／R
26＋R27 ＝VDD×R26・R27／（R26＋R27）R25＋R26・R27 ＝VDD×R26・R27／R25R26＋R26R27＋R25R27……(2) VRH＞VRLであり、VIが0VからVDDへ上昇する
場合は出力２４の電圧は、VI＝VRHでVDDから0V
へ変化し、逆にVIがVDDから0Vへ変化する場合は
VI＝VRLで0VからVDDへ変化し、第３図に示すヒ
ステリシスを有する入・出力特性となる。 〔発明が解決しようとする問題点〕 上述したヒステリシス回路のヒステリシス幅
（VRH−VRL、以下略）ΔVは ΔV＝VRH−VRL ＝VDD（R25＋R27）R26／R25R26＋R26R27＋R25R27 −VDD・R26・R27／R25R26＋R26R27＋R25R27 ＝VDD×R26・R27／R25・R26＋（R25＋R26）R27 ＝VDD×R25・R26／R25＋R26／R25・R26／R25＋R26＋R
27 ＝VDD×（R25R26）／（R25R26）＋R27……(3
) （∴（R25R26）＝R25・R26／R25＋R26） で表わされるが、ΔVを小さく設定する場合に
は、上式より明らかなように、抵抗値R25，R26
に比較して抵抗値R27を大きな値にする必要があ
る。例えば、VDD＝5Vとして、ΔV＝50mVとす
る場合にはR25＝R26として、R25：R26：R27＝
１：１：49.5の比率となる。 一般に、上述した回路等を集積化する場合、高
抵抗値の抵抗を得る事は、チツプサイズの増大を
招く事から、比較的低抵抗値の抵抗を使用せざる
を得ない為に、電源間に接続された抵抗２５，２
６に大きな電流を流す事になり、消費電流が大き
くなるという欠点が有る。また、上記説明におけ
るヒステリシス幅ΔVの精度を良くする為には、
電圧比較器２１の出力インピーダンスは、十分に
低くする必要があり、電圧比比較器２１をMOS
トランジスタで構成し、低い出力インピーダンス
を得るには、大きなサイズのMOSトランジスタ
で構成する事が必要となり、この事も、集積化す
る上での問題点となつている。 本発明の目的は、消費電流が少なく、また、電
圧比較器の出力インピーダンスの影響を受けな
い、集積化に適した、ヒステリシス回路を提供す
ることである。 〔問題点を解決するための手段〕 本発明は第１、第２、第３の３個のMOSトラ
ンジスタと電圧比較器とを有し、第１のMOSト
ランジスタのドレイン電極とゲート電極及び第２
のMOSトランジスタのドレイン電極は共通に第
１の電圧源に接続され、第１及び第２のMOSト
ランジスタのソース電極及び基板は共通に、第３
のMOSトランジスタのドレイン電極とゲート電
極及び電圧比較器の基準電圧入力端子に接続さ
れ、第２のMOSトランジスタのゲート電極は電
圧比較器の出力に接続され、第３のMOSトラン
ジスタのソース電極と基板は第２の電圧源に接続
されて構成されるヒステリシス回路を得る。 〔実施例」 次に本発明について図面を参照して説明する。 第１図は、本発明の一実施例の回路図である。
本実施例は、Ｎ型のMOSトランジスタで構成さ
れる電圧比較器１と、３個のＮ型のMOSトラン
ジスタ５，６，７を有し、MOSトランジスタ５
のゲート電極と、ドレイン電極は、MOSトラン
ジスタ７のドレイン電極と共通に電源に接続さ
れ、MOSトランジスタ５，７のソース電極と基
板はMOSトランジスタ６のドレイン電極とゲー
ト電極及び電圧比較器１の基準電圧入力２に接続
され、MOSトランジスタ７のゲート電極は電圧
比較器１の出力４に接続され、MOSトランジス
タ６のソース電極と基板は接地されて構成されて
いる。 電圧比較器１は基準電圧入力２の電圧をVR、
信号入力３の電圧をVIとすると、VI＜VRの時は
電源と同じ電圧VDDが出力され、VI＞VRの時は接
地電圧0Vが出力される。 一般にMOSトランジスタのドレイン電流式は IDS＝Ｋ・Ｗ／Ｌ（VGS−VT）2 ……(4) 但し、Ｋは導電係数、Ｗはチヤネル幅、Ｌはチ
ヤネル長、VGSはゲート・ソース間電圧、VTは閾
値電圧 で表わされる。β＝Ｋ・Ｗ／Ｌとして、３個の
MOSトランジスタ５，６，７のβをそれぞれβ5，
β6，β7で表し、VI＜VRの時の基準電圧入力の電
圧をVRH、VI＞VRの時の基準電圧入力の電圧を
VRLとすると、VRH，VRLは VI＜VRのとき、電圧比較器１の出力はVDDで
あり、各MOSトランジスタに流れる電流は、
式(4)とβ＝Ｋ・Ｗ／Ｌとから次のようになる。 IDS5＝β5｛（VDD−VRH）−VT｝2 IDS7＝β7｛（VDD−VRH）−VT｝2 IDS6＝β6（VRH−VT）2 また、IDS5＋IDS7＝IDS6より、 （β5＋β7）｛（VDD−VRH）−VT｝2 ＝β6（VRH−VT）2 ここで両辺の平方根をとると、 √5＋7｛VDD−VRH−VT｝ ＝√6（VRH−VT）
テリシス回路に関するものである。 〔従来の技術〕 従来、ヒステリシス回路として、第２図に示す
電圧比較器２１及び３個の抵抗２５，２６，２７
を有して構成された回路が知られている。本例は
電源間に抵抗２５，２６が縦続接続され、抵抗２
５と抵抗２６の接続点は電圧比較器２１の基準電
圧入力端子２２に接続されると共に、抵抗２７の
一端に接続され、抵抗２７の他端は、電圧比較器
２１の出力２４に接続されて構成されている。電
圧比較器２１は、基準電圧入力端子２２と信号入
力端子２３とを有し、信号入力端子２３の電圧レ
ベルをVI＜VRの時は出力端子２４の電圧レベル
は電源電圧VDDと同一電圧レベルが出力され、VI
＜VRの時は、出力端子２４の電圧レベルは0Vが
出力される。 抵抗２５，２６，２７の抵抗値をそれぞれ
R25，R26，R27であるとすると、基準電圧入力端
子２２の電圧VRは、入力信号端子２３の電圧VI
の状態によつてVRH，VRLの２状態を有し、それ
ぞれ次式で表わされる。 VI＜VRの時は、電圧比較器２１の出力はVDD
となつている。この電圧比較器２１の出力イン
ピーダンスが無視できるものとすると、VRHは
R25とR27の並列抵抗とR26との分圧で表される
から、 VRH＝R26／（R25R27）＋R26・VDD ここで（R25R27）＝R25・R27／R25＋R27 ∴VRH＝VDD×R26／R25・R27／R25＋R27＋R26 ＝VDD×（R25＋R27）R26／R25・R27＋（R25＋R27）
R26 ＝VDD×（R25＋R27）R26／R25R26＋R26R27＋R25R27
……(1) VI＞VRの時は、電圧比較器２１の出力はOV
となつている。したがつて、VRLはR26とR27の
並列抵抗とR25との分圧で表されるから、 VRL＝（R26R27）／R25＋（R26R27）・VDD ここで（R26R27）＝R26・R27／R26＋R27 ∴VRL＝VDD×R26・R27／R26＋R27／R25＋R26・R27／R
26＋R27 ＝VDD×R26・R27／（R26＋R27）R25＋R26・R27 ＝VDD×R26・R27／R25R26＋R26R27＋R25R27……(2) VRH＞VRLであり、VIが0VからVDDへ上昇する
場合は出力２４の電圧は、VI＝VRHでVDDから0V
へ変化し、逆にVIがVDDから0Vへ変化する場合は
VI＝VRLで0VからVDDへ変化し、第３図に示すヒ
ステリシスを有する入・出力特性となる。 〔発明が解決しようとする問題点〕 上述したヒステリシス回路のヒステリシス幅
（VRH−VRL、以下略）ΔVは ΔV＝VRH−VRL ＝VDD（R25＋R27）R26／R25R26＋R26R27＋R25R27 −VDD・R26・R27／R25R26＋R26R27＋R25R27 ＝VDD×R26・R27／R25・R26＋（R25＋R26）R27 ＝VDD×R25・R26／R25＋R26／R25・R26／R25＋R26＋R
27 ＝VDD×（R25R26）／（R25R26）＋R27……(3
) （∴（R25R26）＝R25・R26／R25＋R26） で表わされるが、ΔVを小さく設定する場合に
は、上式より明らかなように、抵抗値R25，R26
に比較して抵抗値R27を大きな値にする必要があ
る。例えば、VDD＝5Vとして、ΔV＝50mVとす
る場合にはR25＝R26として、R25：R26：R27＝
１：１：49.5の比率となる。 一般に、上述した回路等を集積化する場合、高
抵抗値の抵抗を得る事は、チツプサイズの増大を
招く事から、比較的低抵抗値の抵抗を使用せざる
を得ない為に、電源間に接続された抵抗２５，２
６に大きな電流を流す事になり、消費電流が大き
くなるという欠点が有る。また、上記説明におけ
るヒステリシス幅ΔVの精度を良くする為には、
電圧比較器２１の出力インピーダンスは、十分に
低くする必要があり、電圧比比較器２１をMOS
トランジスタで構成し、低い出力インピーダンス
を得るには、大きなサイズのMOSトランジスタ
で構成する事が必要となり、この事も、集積化す
る上での問題点となつている。 本発明の目的は、消費電流が少なく、また、電
圧比較器の出力インピーダンスの影響を受けな
い、集積化に適した、ヒステリシス回路を提供す
ることである。 〔問題点を解決するための手段〕 本発明は第１、第２、第３の３個のMOSトラ
ンジスタと電圧比較器とを有し、第１のMOSト
ランジスタのドレイン電極とゲート電極及び第２
のMOSトランジスタのドレイン電極は共通に第
１の電圧源に接続され、第１及び第２のMOSト
ランジスタのソース電極及び基板は共通に、第３
のMOSトランジスタのドレイン電極とゲート電
極及び電圧比較器の基準電圧入力端子に接続さ
れ、第２のMOSトランジスタのゲート電極は電
圧比較器の出力に接続され、第３のMOSトラン
ジスタのソース電極と基板は第２の電圧源に接続
されて構成されるヒステリシス回路を得る。 〔実施例」 次に本発明について図面を参照して説明する。 第１図は、本発明の一実施例の回路図である。
本実施例は、Ｎ型のMOSトランジスタで構成さ
れる電圧比較器１と、３個のＮ型のMOSトラン
ジスタ５，６，７を有し、MOSトランジスタ５
のゲート電極と、ドレイン電極は、MOSトラン
ジスタ７のドレイン電極と共通に電源に接続さ
れ、MOSトランジスタ５，７のソース電極と基
板はMOSトランジスタ６のドレイン電極とゲー
ト電極及び電圧比較器１の基準電圧入力２に接続
され、MOSトランジスタ７のゲート電極は電圧
比較器１の出力４に接続され、MOSトランジス
タ６のソース電極と基板は接地されて構成されて
いる。 電圧比較器１は基準電圧入力２の電圧をVR、
信号入力３の電圧をVIとすると、VI＜VRの時は
電源と同じ電圧VDDが出力され、VI＞VRの時は接
地電圧0Vが出力される。 一般にMOSトランジスタのドレイン電流式は IDS＝Ｋ・Ｗ／Ｌ（VGS−VT）2 ……(4) 但し、Ｋは導電係数、Ｗはチヤネル幅、Ｌはチ
ヤネル長、VGSはゲート・ソース間電圧、VTは閾
値電圧 で表わされる。β＝Ｋ・Ｗ／Ｌとして、３個の
MOSトランジスタ５，６，７のβをそれぞれβ5，
β6，β7で表し、VI＜VRの時の基準電圧入力の電
圧をVRH、VI＞VRの時の基準電圧入力の電圧を
VRLとすると、VRH，VRLは VI＜VRのとき、電圧比較器１の出力はVDDで
あり、各MOSトランジスタに流れる電流は、
式(4)とβ＝Ｋ・Ｗ／Ｌとから次のようになる。 IDS5＝β5｛（VDD−VRH）−VT｝2 IDS7＝β7｛（VDD−VRH）−VT｝2 IDS6＝β6（VRH−VT）2 また、IDS5＋IDS7＝IDS6より、 （β5＋β7）｛（VDD−VRH）−VT｝2 ＝β6（VRH−VT）2 ここで両辺の平方根をとると、 √5＋7｛VDD−VRH−VT｝ ＝√6（VRH−VT）
【化】
【化】
【化】
VI＞VRのとき、電圧比較器１の出力は0Vと
なり、各MOSトランジスタに流れる電流は、
次のようになる。 IDS5＝β5｛（VDD−VRL）−VT｝2 IDS6＝β6（VRL−VT）2 IDS7＝０（∴MOSトランジスタ７はオフとなる
ため） また、IDS5＝IDS6より、 β5｛（VDD−VRL）−VT｝2 ＝β6（VRL−VT）2 ここで両辺の平方根をとると、 √5｛（VDD−VRL）−VT｝ ＝√6（VRL−VT） （VDD−VT）＋√6 5・VT ＝（１＋√6 5）VRL
なり、各MOSトランジスタに流れる電流は、
次のようになる。 IDS5＝β5｛（VDD−VRL）−VT｝2 IDS6＝β6（VRL−VT）2 IDS7＝０（∴MOSトランジスタ７はオフとなる
ため） また、IDS5＝IDS6より、 β5｛（VDD−VRL）−VT｝2 ＝β6（VRL−VT）2 ここで両辺の平方根をとると、 √5｛（VDD−VRL）−VT｝ ＝√6（VRL−VT） （VDD−VT）＋√6 5・VT ＝（１＋√6 5）VRL
【化】
となる。式(5)、式(6)において、VRH＞VRLの関係
が成立し、VIが0VからVDDへ上昇するときは、
VI＝VRHで電圧比較器１の出力電圧は、VDDから
0Vに変化し、VRはVRLとなり、VIがVDDから0V
へ下降するときは、VI＝VRLで電圧比較器１の出
力電圧は0VからVDDに変化しVRはVRHとなるの
で、第３図に示すヒステリシス特性が得られる。 本例において、３個のMOSトランジスタのチ
ヤネル長Ｌを、同一にしてあり、この場合、上式
(5)，(6)は、MOSトランジスタ５，６，７のチヤ
ネル幅をW5，W6，W7とすると、
が成立し、VIが0VからVDDへ上昇するときは、
VI＝VRHで電圧比較器１の出力電圧は、VDDから
0Vに変化し、VRはVRLとなり、VIがVDDから0V
へ下降するときは、VI＝VRLで電圧比較器１の出
力電圧は0VからVDDに変化しVRはVRHとなるの
で、第３図に示すヒステリシス特性が得られる。 本例において、３個のMOSトランジスタのチ
ヤネル長Ｌを、同一にしてあり、この場合、上式
(5)，(6)は、MOSトランジスタ５，６，７のチヤ
ネル幅をW5，W6，W7とすると、
【化】
以上、説明したように、本発明によれば、ヒス
テリシス幅をMOSトランジスタのチヤネル幅の
比によつて設定できると共に、電圧比較器の出力
が、MOSトランジスタのゲート電極に接続され
ているため、電圧比較器の出力インピーダンスの
影響は無視でき、MOSトランジスタで構成され
た出力インピーダンスの高い電圧比較器を使用で
きる他、MOSトランジスタのチヤネル長は、ヒ
ステリシス幅に影響を与えずに設定できるため
に、電流を最適化できる等、集積化に適したヒス
テリシス回路が得られる。
テリシス幅をMOSトランジスタのチヤネル幅の
比によつて設定できると共に、電圧比較器の出力
が、MOSトランジスタのゲート電極に接続され
ているため、電圧比較器の出力インピーダンスの
影響は無視でき、MOSトランジスタで構成され
た出力インピーダンスの高い電圧比較器を使用で
きる他、MOSトランジスタのチヤネル長は、ヒ
ステリシス幅に影響を与えずに設定できるため
に、電流を最適化できる等、集積化に適したヒス
テリシス回路が得られる。
第１図は本発明の一実施例によるヒステリシス
回路の回路図、第２図は従来のヒステリシス回路
の回路図、第３図はヒステリシス特性を示す図で
ある。 １，２１……電圧比較器、２，２２……信号入
力、３，２３……基準電圧入力、４，２４……出
力、５，６，７……Ｎ型MOSトランジスタ、２
５，２６，２７……抵抗、８，２８……電源。
回路の回路図、第２図は従来のヒステリシス回路
の回路図、第３図はヒステリシス特性を示す図で
ある。 １，２１……電圧比較器、２，２２……信号入
力、３，２３……基準電圧入力、４，２４……出
力、５，６，７……Ｎ型MOSトランジスタ、２
５，２６，２７……抵抗、８，２８……電源。
Claims (1)
- 【特許請求の範囲】 １ 信号入力端、基準入力端及び出力端を備える
電圧比較器と、前記電圧比較器の前記信号入力端
に接続された入力端子と、前記電圧比較器の前記
出力端に接続された出力端子と、第１、第２、第
３のMOSトランジスタとを有し、前記第１の
MOSトランジスタのドレイン電極とゲート電極
及び前記第２のMOSトランジスタのドレイン電
極は共通に第１の電圧源に接続され、前記第１及
び第２のMOSトランジスタのソース電極及び基
板電極は共通に前記第３のMOSトランジスタの
ドレイン電極とゲート電極及び前記電圧比較器の
前記基準入力端に接続され、前記第２のMOSト
ランジスタのゲート電極は前記電圧比較器の前記
出力端に接続され、前記第３のMOSトランジス
タのソース電極と基板電極は第２の電圧源に接続
されていることを特徴とするヒステリシス回路。 ２ 前記第１、第２および第３のMOSトランジ
スタは、Ｎ型MOSトランジスタである事を特徴
とする特許請求の範囲第１項記載のヒステリシス
回路。 ３ 前記第１、第２および第３のMOSトランジ
スタはＰ型MOSトランジスタである事を特徴と
する特許請求の範囲第１項記載のヒステリシス回
路。 ４ 前記電圧比較器は、MOSトランジスタで構
成されたことを特徴とする特許請求の範囲第１
項、第２項または第３項記載のヒステリシス回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241008A JPS61120515A (ja) | 1984-11-15 | 1984-11-15 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241008A JPS61120515A (ja) | 1984-11-15 | 1984-11-15 | ヒステリシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61120515A JPS61120515A (ja) | 1986-06-07 |
| JPH0576207B2 true JPH0576207B2 (ja) | 1993-10-22 |
Family
ID=17067954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59241008A Granted JPS61120515A (ja) | 1984-11-15 | 1984-11-15 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120515A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2731057B2 (ja) * | 1991-11-12 | 1998-03-25 | 川崎製鉄株式会社 | コンパレータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5945290B2 (ja) * | 1978-10-17 | 1984-11-05 | 三菱電機株式会社 | 変化検出回路 |
| JPS57111116A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Comparator having hysteresis |
-
1984
- 1984-11-15 JP JP59241008A patent/JPS61120515A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61120515A (ja) | 1986-06-07 |
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