JPH048661Y2 - - Google Patents
Info
- Publication number
- JPH048661Y2 JPH048661Y2 JP87281U JP87281U JPH048661Y2 JP H048661 Y2 JPH048661 Y2 JP H048661Y2 JP 87281 U JP87281 U JP 87281U JP 87281 U JP87281 U JP 87281U JP H048661 Y2 JPH048661 Y2 JP H048661Y2
- Authority
- JP
- Japan
- Prior art keywords
- fetm
- electrode
- source
- field effect
- constant current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 9
- 230000007423 decrease Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は、電界効果トランジスタ（以後FET
と呼ぶ）を用いたバイアス回路に関するものであ
る。
と呼ぶ）を用いたバイアス回路に関するものであ
る。
今日、アナログ・デジタル変換器や、デジタ
ル・アナログ変換器のような、デジタル回路と、
アナログ回路を用いてデジタル・データ処理を行
なう集積回路装置は、良く知られているが、かか
る集積回路装置においては、回路を構成してい
る、FETのスレツシヨルド電圧VTが通常は、製
造バラツキにより±20％から±30％のバラツキが
ある。集積回路で構成しているデジタル回路では
信号の有無のみが重要であるので、上述のスレツ
シヨルド電圧のバラツキは許要される範囲であ
る。しかしながら、従来のアナログ回路、特にバ
イアス回路においては、このスレツシヨルド電圧
のバラツキにより十分満足のゆく入出力特性を得
られず、特性の劣化もしくは、良品歩留の低下と
なり集積回路装置をコスト高にしていた。従来通
常一般に用いられているｎチヤンネルエンハンス
メント型FETを用いたバイアス回路例を第１図
及び第３図に示す。まず、第１図における回路構
成はFETM1のドレインが第１電源端子３（＋
VDD）に接続され、ゲートが入力端子１に接続さ
れ、リースが出力端子２及び定電流源５の一端に
接続され、この定電流源５の他端が第２電源端子
４（−VSS）に接続されている。入力端子１には、
一定入力電圧VINが入力され、定電流源５は、定
電流I1をFETM1のリースより第２電源端子４に
流している。この時、出力端子２は出力電圧
VOUTを出力する。今、第１図の回路構成におい
ては、FETM1のドレイン電流は、定電流源５の
定電流I1に等しく、ゲート・ソース電圧VGS 1は、
入力電圧と出力電圧の差（VIN−VOUT）となる。
FETM1のドレイン電流は常に一定であるので、
スレツシヨルド電圧VTの変動はVOUTの変動とし
て表われ、第２図に示すようにVTのバラツキに
より、出力電圧が増大又は、減少するというバイ
アス回路としての欠点がある。次に第３図の回路
構成は、第１図の回路構成の定電流源５の代りに
ドレイン・ゲートを短絡したｎチヤンネル
FETM2を接続したものである。この回路構成に
おいては、FETM1及びM2のドレイン電流は等し
くFETM2のゲート・ソース電圧VGSはVOUTとな
る。今FETM1，M2のチヤンネルの有効な幅対長
さの比を（Ｚ／Ｌ）1，（Ｚ／Ｌ）2とすれば、この回路
構 成における、VTのバラツキに対する出力電圧
VOUTの変動は、（Ｚ／Ｌ）1＝（Ｚ／Ｌ）2にした時に第
４図 に示すように一定となり出力電圧VOUTは１／２VIN となる。しかしながら、この回路構成において
は、FETM1，M2のスレツシヨルド電圧VTが大
となり、VIN2VrとなりVGSVTとなつた時には
このFETM1，M2のドレイン電流ID０となり、
出力端子２の出力インピーダンスが非常に高くな
るというバイアス回路としての欠点がある。又、
上述のように、VTのバラツキの影響を受けない
出力電圧VOUTは１／２VINの時だけなので回路設計 上の制約を受ける。以上述べたように、従来の
FETを用いたバイアス回路においてはVTの製造
バラツキにより出力電圧が増大又は減少する、も
しくは出力インピーダンスが非常に高くなるとい
うバイアス回路としての欠点があり、この欠点に
より、集積回路装置の特性を劣化させる一要因と
なつていた。
ル・アナログ変換器のような、デジタル回路と、
アナログ回路を用いてデジタル・データ処理を行
なう集積回路装置は、良く知られているが、かか
る集積回路装置においては、回路を構成してい
る、FETのスレツシヨルド電圧VTが通常は、製
造バラツキにより±20％から±30％のバラツキが
ある。集積回路で構成しているデジタル回路では
信号の有無のみが重要であるので、上述のスレツ
シヨルド電圧のバラツキは許要される範囲であ
る。しかしながら、従来のアナログ回路、特にバ
イアス回路においては、このスレツシヨルド電圧
のバラツキにより十分満足のゆく入出力特性を得
られず、特性の劣化もしくは、良品歩留の低下と
なり集積回路装置をコスト高にしていた。従来通
常一般に用いられているｎチヤンネルエンハンス
メント型FETを用いたバイアス回路例を第１図
及び第３図に示す。まず、第１図における回路構
成はFETM1のドレインが第１電源端子３（＋
VDD）に接続され、ゲートが入力端子１に接続さ
れ、リースが出力端子２及び定電流源５の一端に
接続され、この定電流源５の他端が第２電源端子
４（−VSS）に接続されている。入力端子１には、
一定入力電圧VINが入力され、定電流源５は、定
電流I1をFETM1のリースより第２電源端子４に
流している。この時、出力端子２は出力電圧
VOUTを出力する。今、第１図の回路構成におい
ては、FETM1のドレイン電流は、定電流源５の
定電流I1に等しく、ゲート・ソース電圧VGS 1は、
入力電圧と出力電圧の差（VIN−VOUT）となる。
FETM1のドレイン電流は常に一定であるので、
スレツシヨルド電圧VTの変動はVOUTの変動とし
て表われ、第２図に示すようにVTのバラツキに
より、出力電圧が増大又は、減少するというバイ
アス回路としての欠点がある。次に第３図の回路
構成は、第１図の回路構成の定電流源５の代りに
ドレイン・ゲートを短絡したｎチヤンネル
FETM2を接続したものである。この回路構成に
おいては、FETM1及びM2のドレイン電流は等し
くFETM2のゲート・ソース電圧VGSはVOUTとな
る。今FETM1，M2のチヤンネルの有効な幅対長
さの比を（Ｚ／Ｌ）1，（Ｚ／Ｌ）2とすれば、この回路
構 成における、VTのバラツキに対する出力電圧
VOUTの変動は、（Ｚ／Ｌ）1＝（Ｚ／Ｌ）2にした時に第
４図 に示すように一定となり出力電圧VOUTは１／２VIN となる。しかしながら、この回路構成において
は、FETM1，M2のスレツシヨルド電圧VTが大
となり、VIN2VrとなりVGSVTとなつた時には
このFETM1，M2のドレイン電流ID０となり、
出力端子２の出力インピーダンスが非常に高くな
るというバイアス回路としての欠点がある。又、
上述のように、VTのバラツキの影響を受けない
出力電圧VOUTは１／２VINの時だけなので回路設計 上の制約を受ける。以上述べたように、従来の
FETを用いたバイアス回路においてはVTの製造
バラツキにより出力電圧が増大又は減少する、も
しくは出力インピーダンスが非常に高くなるとい
うバイアス回路としての欠点があり、この欠点に
より、集積回路装置の特性を劣化させる一要因と
なつていた。
本考案は、上述の問題点を解決した少数の素子
で集積可能なバイアス回路を提供する事を目的と
する。
で集積可能なバイアス回路を提供する事を目的と
する。
本考案によれば、入力端子と、この入力端子に
ゲート電極が接続され、ソースおよびドレインの
各電極を有する第１の電界効果トランジスタから
なる入力部と、この第１の電界効果トランジスタ
のソース電極に一端が接続された主定電流源と、
第１の電界効果トランジスタのソース電極にドレ
イン電極とゲート電極が接続され、ソースが定電
位に保持された第２の電界効果トランジスタから
なる補助電流源と、第１の電界効果トランジスタ
のソース電極に接続された出力端子とを含むバイ
アス回路が得られる。
ゲート電極が接続され、ソースおよびドレインの
各電極を有する第１の電界効果トランジスタから
なる入力部と、この第１の電界効果トランジスタ
のソース電極に一端が接続された主定電流源と、
第１の電界効果トランジスタのソース電極にドレ
イン電極とゲート電極が接続され、ソースが定電
位に保持された第２の電界効果トランジスタから
なる補助電流源と、第１の電界効果トランジスタ
のソース電極に接続された出力端子とを含むバイ
アス回路が得られる。
以下図面を用いて本考案の詳細な説明をする。
第５図に本考案を用いたバイアス回路の一実施
例を示す。第５図のFETM1，M2はｎチヤンネル
エンハンスメント型FETである。FETM1は入力
部を構成し、ゲートが入力端子１に、ドレインが
第１電源端子３（VDD）に、又ソースが出力端子
２に接続されFETM2は補助電流源を構成し、ゲ
ート及びドレインが短続され、出力端子入力に、
又、ソースが、第２電源端子４、（−VSS）に接続
されている。又、主たる定電流源である定電流源
５が出力端子入力とFETM2のソースとの間に接
続されている。入力端子１には一定入力電圧VIN
が入力され、定電流源５の定電流I1とし、出力端
子２には、出力電圧VOUTが出力される。この回
路構成においてFETM1のドレイン電流は、
FETM2のドレイン電流と、定電流源５の定電流
I1との和となる。今、FETM1と定電流源５との
関係は、第１図の構成と同じであるので、第６図
の破線１で示すように、VTの減少と供にVOUTが
増加する。この時FETM2のVTもFETM1と共に
減少するのでFETM2のドレイン電流が増加し、
FETM1のドレイン電流を増加させる。従つて
FETM1のドレイン電流の増加はM1のゲート・ソ
ース電圧（VIN−VOUT）の増加となる。今VINは
一定であるので、VOUTの減少となる。故に、こ
の回路構成におけるVTのバラツキに対する出力
電圧VOUTの変動は、第３図ｂの実線２のように
FETM2のドレイン電流が増加し始める所よりク
ランプされる。又、FETM1には常に定電流I1を
流すことにより、出力インピーダンスの増加も防
ぐことができる。従つて、第５図のバイアス回路
は、FETM1，M2のチヤンネルの有効な幅対長さ
の比（Ｚ／Ｌ）及び定電流源の定電流値を適切に選 ぶことにより、VTの製造バラツキに対しVOUTの
変動を抑え、出力インピーダンスの増加を防ぐこ
とができる。第７図に本考案による、バイアス回
路の他の実施例を示す。第７図の回路構成は、第
３図ａの回路構成における、FETM1のドレイン
と、第１電源端子３（＋VDD）との間にｎチヤン
ネルデプレツシヨンFETM3を接続し、この
FETM3のゲートを入力端子１に接続し、
FETM1とM3のバツクゲートを出力端子２に接続
したものである。この回路構成は、第１電源端子
３（＋VDD）とFETM1との間にゲート接地
FETM3を接続することにより、第１電源端子３
に接続された電源の変動に対して、出力電圧
VOUTの変動を防ぐことができるようにしたもの
である。
例を示す。第５図のFETM1，M2はｎチヤンネル
エンハンスメント型FETである。FETM1は入力
部を構成し、ゲートが入力端子１に、ドレインが
第１電源端子３（VDD）に、又ソースが出力端子
２に接続されFETM2は補助電流源を構成し、ゲ
ート及びドレインが短続され、出力端子入力に、
又、ソースが、第２電源端子４、（−VSS）に接続
されている。又、主たる定電流源である定電流源
５が出力端子入力とFETM2のソースとの間に接
続されている。入力端子１には一定入力電圧VIN
が入力され、定電流源５の定電流I1とし、出力端
子２には、出力電圧VOUTが出力される。この回
路構成においてFETM1のドレイン電流は、
FETM2のドレイン電流と、定電流源５の定電流
I1との和となる。今、FETM1と定電流源５との
関係は、第１図の構成と同じであるので、第６図
の破線１で示すように、VTの減少と供にVOUTが
増加する。この時FETM2のVTもFETM1と共に
減少するのでFETM2のドレイン電流が増加し、
FETM1のドレイン電流を増加させる。従つて
FETM1のドレイン電流の増加はM1のゲート・ソ
ース電圧（VIN−VOUT）の増加となる。今VINは
一定であるので、VOUTの減少となる。故に、こ
の回路構成におけるVTのバラツキに対する出力
電圧VOUTの変動は、第３図ｂの実線２のように
FETM2のドレイン電流が増加し始める所よりク
ランプされる。又、FETM1には常に定電流I1を
流すことにより、出力インピーダンスの増加も防
ぐことができる。従つて、第５図のバイアス回路
は、FETM1，M2のチヤンネルの有効な幅対長さ
の比（Ｚ／Ｌ）及び定電流源の定電流値を適切に選 ぶことにより、VTの製造バラツキに対しVOUTの
変動を抑え、出力インピーダンスの増加を防ぐこ
とができる。第７図に本考案による、バイアス回
路の他の実施例を示す。第７図の回路構成は、第
３図ａの回路構成における、FETM1のドレイン
と、第１電源端子３（＋VDD）との間にｎチヤン
ネルデプレツシヨンFETM3を接続し、この
FETM3のゲートを入力端子１に接続し、
FETM1とM3のバツクゲートを出力端子２に接続
したものである。この回路構成は、第１電源端子
３（＋VDD）とFETM1との間にゲート接地
FETM3を接続することにより、第１電源端子３
に接続された電源の変動に対して、出力電圧
VOUTの変動を防ぐことができるようにしたもの
である。
以上述べた本考案のバイアス回路は、ｎチヤン
ネルFETを用いた実施例であるが、これに限ら
れたものではなく、ＰチヤンネルFETを用いて
も実施可能であることは当然である。
ネルFETを用いた実施例であるが、これに限ら
れたものではなく、ＰチヤンネルFETを用いて
も実施可能であることは当然である。
以上述べたように本考案で提供するバイアス回
路は、スレツシヨルド電圧の製造バラツキによる
出力電圧の変動を抑え、出力インピーダンスの増
加を防ぐことができることを特徴としており、当
技術分野に於いて応用範囲の広いバイアス回路で
ある。
路は、スレツシヨルド電圧の製造バラツキによる
出力電圧の変動を抑え、出力インピーダンスの増
加を防ぐことができることを特徴としており、当
技術分野に於いて応用範囲の広いバイアス回路で
ある。
第１図は従来のバイアス回路を示す図、第２図
は第１図の回路の特性図、第３図は他の従来のバ
イアス回路を示す図、第４図は第３図の回路の特
性図、第５図は本考案の一実施例によるバイアス
回路を示す図、第６図は第５図の回路の特性を示
す図、第７図は本考案の他の実施例を示す図であ
る。 M1〜M2……トランジスタ、I1……電流源。
は第１図の回路の特性図、第３図は他の従来のバ
イアス回路を示す図、第４図は第３図の回路の特
性図、第５図は本考案の一実施例によるバイアス
回路を示す図、第６図は第５図の回路の特性を示
す図、第７図は本考案の他の実施例を示す図であ
る。 M1〜M2……トランジスタ、I1……電流源。
Claims (1)
- 入力端子と、該入力端子にゲート電極が接続さ
れ、ソースおよびドレインの各電極を有する第１
の電界効果トランジスタを含んで構成される入力
部と、前記第１の電界効果トランジスタの前記ソ
ース電極に一端が接続された主定電流源と、前記
第１の電界効果トランジスタの前記ソース電極に
ドレイン電極とゲート電極とが接続され、ソース
電極が定電位に保たれた第２の電界効果トランジ
スタを含んで構成される補助電流源とを有するこ
とを特徴とするバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP87281U JPH048661Y2 (ja) | 1981-01-07 | 1981-01-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP87281U JPH048661Y2 (ja) | 1981-01-07 | 1981-01-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57115719U JPS57115719U (ja) | 1982-07-17 |
| JPH048661Y2 true JPH048661Y2 (ja) | 1992-03-04 |
Family
ID=29799411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP87281U Expired JPH048661Y2 (ja) | 1981-01-07 | 1981-01-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH048661Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5700722B2 (ja) * | 2013-08-23 | 2015-04-15 | 日本電信電話株式会社 | 周波数変換器 |
-
1981
- 1981-01-07 JP JP87281U patent/JPH048661Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57115719U (ja) | 1982-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0204915B1 (en) | Balanced differential amplifier | |
| EP0643347A1 (en) | Self-biased cascode current mirror having high voltage swing and low power consumption | |
| US4301380A (en) | Voltage detector | |
| US4247824A (en) | Linear amplifier | |
| EP0138823B2 (en) | A current source circuit having reduced error | |
| JPH0319425A (ja) | ドライバ回路 | |
| US4573020A (en) | Fully differential operational amplifier with D.C. common-mode feedback | |
| US4346310A (en) | Voltage booster circuit | |
| JPH0640621B2 (ja) | Ｍｏｓ型集積回路装置 | |
| JPH0679262B2 (ja) | 参照電圧回路 | |
| JPH0559605B2 (ja) | ||
| US6414521B1 (en) | Sense amplifier systems and methods | |
| JPH048661Y2 (ja) | ||
| US5184087A (en) | Transconductance amplifier using parasitic bipolar transistors to embody a constant voltage source | |
| US4603267A (en) | Low offset single ended MOS comparator | |
| JPS6021605A (ja) | 正帰還を利用するｃｍｏｓ高利得増幅器 | |
| EP0499645A1 (en) | Differential amplifying circuit of operational amplifier | |
| JPH0736505B2 (ja) | シユミツトトリガ回路 | |
| JPH0324809B2 (ja) | ||
| JPH0347012B2 (ja) | ||
| JPH0155770B2 (ja) | ||
| JPH04306915A (ja) | レベル変換回路 | |
| JPS5939122A (ja) | スイツチ回路 | |
| JP2842464B2 (ja) | バイアス回路 | |
| JPH025055B2 (ja) |