JPH057642Y2 - - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は設定スイツチ用入力ポート回路に関
し、マイクロプロセツサ（以下「CPU」と称す）
を用いた機器、例えばプリンタ等の制御装置等に
おけるCPUの動作機能を初期設定する設定スイ
ツチ用入力ポート回路に関するものである。

［従来の技術］ コンピユータ及びコンピユータに接続されるプ
リンタ等の周辺機器には、これらの機器を制御す
るCPUが内蔵されている。これらのCPUはあら
かじめEP−ROM等の不揮発性メモリに書き込ま
れた制御プログラムに従つて機器の制御シーケン
スを実行するものではあるが、使用環境によつて
この制御プログラムの一部を変更した方が良い場
合がある。

例えば、サーマルプリンタを例に取つて説明す
ると、サーマルプリンタはその印字原理から、熱
転写リボンを用いて普通紙に印字する方法と感熱
紙に直接印字する方法とがあり、一般に両印字方
法を利用出来る構造になつている。

しかし、熱転写リボンを用いた場合には、リボ
ンの駆動方向への印字（片方向印字）しかできな
いが、感熱紙を用いた場合には、印字の方向性制
約がないので、両方向での印字（往復印字）が可
能である。

しかしながら、上述の制御プログラムが熱転写
リボンを用いる片方向印字に設定されていると、
専ら感熱紙を用いるユーザに取つては、印字効率
を高めるため、往復印字可能なプリンタを要望す
ることとなる。そこで、予め制御プログラムに片
方向印字を行なうプログラムと往復印字を行なう
プログラムの二つのプログラムをサブルーチンと
して納めておき、初期動作条件設定／周辺環境設
定用のデイプスイツチ等によりこれらの動作を選
択設定可能としている。

そして、CPUがプリンタの起動時にこのデイ
プスイツチの設定状態を読み取り、設定状態に従
つた動作を実行することにより、ユーザの望む印
字動作を行うようにしている。

ところが、近年はオフイスオートメイシヨンの
進歩により、各種のアプリケーシヨンプログラム
が供給され、これらのプログラムによつて要求さ
れる環境条件及び接続される機器の特性も多様化
している。それに伴い、プリンタ等の機器におい
ても、ユーザの各種要望に応じることが出来る様
に、ユーザサイドで多くの設定変更を可能とする
機能を持たせており、機能に多様化に伴つて、動
作機能を選択設定するためのデイツプスイツチ等
の設定スイツチの数も多くなつてきている。

［考案が解決しようとする課題］ しかし、従来は各設定スイツチ毎に１つの入力
ポートを割当てており、これらのスイツチに対応
するCPUの入力ポートの数が増えている。

また、設定スイツチを基板上に配設し、これら
設定デイツプスイツチを、プリンタ等のケース外
部から操作可能な位置に配置する必要がある。こ
のケース外部から操作可能な位置に配置するとい
う設計都合上、デイツプスイツチに対応する数の
ポート回路を設けることが回路設計の自由度の障
害となつている。

［課題を解決するための手段］ 本考案は以上の課題を解決することを目的とし
て成されたもので、例えば２組の設定スイツチを
１つのポートでサポート可能とする設定スイツチ
用ポート回路を提供することを目的とする。

上述の課題を解決し、上述の目的を達成する一
手段として、本実施例においては以下の構成を備
える。

即ち、CPUの動作状態の設定スイツチ用入力
ポート回路であつて、一方の端子がCPUのそれ
ぞれのポートに接続される第１の設定スイツチ群
及び第２の設定スイツチ群と、コレクタ端子が第
１の設定スイツチ群のそれぞれの他方の端子間を
接続するコモンラインに接続され、ベース端子が
CPUのスイツチ群切替制御ポートに接続され、
エミツタ端子が所定電圧源に接続されたPNPト
ランジスタと、エミツタ端子が第２の設定スイツ
チ群のそれぞれの他方の端子間を接続するコモン
ラインに接続され、ベース端子がCPUのスイツ
チ群切替制御ポートに接続され、コレクタ端子が
所定電圧源に接続されたNPNトランジスタとを
備える。

［作用］ 以上の構成において、CPUのスイツチ群切替
制御ポートがハイレベルのときNPNトランジス
タに接続された第２の設定スイツチ群の設定状態
を読み込み可能とするとともに、CPUのスイツ
チ群切替制御ポートがロウレベルのときPNPト
ランジスタに接続された第１の設定スイツチ群の
設定状態を入力可能とする。

［実施例］ 以下、図面を参照して本考案に係る一実施例を
説明する。

図は本考案に係る一実施例のデイツプスイツチ
用ポート回路の構成を示す回路図である。

マイクロコンピユータ応用機器において、内蔵
されたプログラムに従つて機器全体の制御を司る
マイクロプロセツサ（CPU）には、CPUの動作、
機能の設定入力用の入力ポートａ〜ｎ、ポートイ
ンピーダンス設定用の出力ポートSET及びスイ
ツチ選択制御用の出力ポートCONが設けられて
いる。

各入力ポートａ〜ｎには、それぞれハイインピ
ーダンスデイツプスイツチ（第２の設定スイツチ
群）１ａ〜１ｎおよびローインピーダンスデイツ
プスイツチ（第１の設定スイツチ群）２ａ〜ｎの
一方端子が各１個づつ接続されている。そして各
ポートａ〜ｎは各々抵抗Ｒを介してインピーダン
ス設定用トランジスタTr３のコレクタに接続さ
れている。

ハイインピーダンスデイツプスイツチ１ａ〜１
ｎの他方端子にはPNPトランジスタTr１のエミ
ツタ端子に接続され、ローインピーダンススイツ
チ２ａ〜２ｎの他方端子はNPNトランジスタTr
２のコレクタに接続されている。

Tr１およびTr２のベースはCPUのスイツチ選
択制御用の出力ポートCONに接続されている。
また、Tr１のコレクタ端子およびTr２のエミツ
タ端子は接地されている。

一方、NPNトランジスタTr３のコレクタ端子
は所定の抵抗を介して電源Vccに接続され、ベー
ス端子はCPUの出力ポートSETに接続されてい
る。また、エミツタ端子は接地されている。これ
により、出力ポートSETが“Ｌ”（ロウレベル）
となつた時には、トランジスタTr３はオフ状態
であり、抵抗ＲにはVccレベルが印加され、入力
ポートａ〜ｎの接続スイツチが閉接している時に
は当該入力ポートが“Ｌ”、開放されている時に
は“Ｈ”（ハイレベル）と成り、スイツチ設定状
態が判別できる。

一方、出力ポートSETが“Ｈ”（ハイレベル）
の場合にはトランジスタTR３が付勢され、抵抗
Ｒには接地レベルが印加され、スイツチの設定状
態にかかわらず各入力ポートには“Ｌ”レベルが
供給される。このため、かかる場合にはスイツチ
の設定状態を無視することができ、動作途中で不
用意に入力ポート状態を読み込み、プログラムの
実行手順が狂うようなことが無くなる。

以下、以上の構成を備える本実施例の設定スイ
ツチ用入力ポート回路による初期設定動作を説明
する。

電源が投入されると、CPUは内蔵する、或は
不図示のEP−ROM等の不揮発性メモリに予め書
き込まれている制御プログラムの初期設定シーケ
ンスに従つてセルフチエツクの後、入力ポートａ
〜ｎに接続された各設定デイツプスイツチの状態
を読み取るシーケンスに入る。

まず、CPUのポートインピーダンス設定用の
出力ポートSETを“Ｌ”レベルに設定し、Tr３
を“OFF”し、各入力ポートａ〜ｎに接続され
た抵抗Ｒの他方端子をVccレベルに保持し、各設
定デイツプスイツチの設定状態を読み込み可能と
する。

そして出力ポートCONを“Ｌ”とする。この
時、１ａ〜１ｎのいずれのスイツチも“ON”し
ていない場合にはPNPトランジスタTR１のエミ
ツタ端子はハイインピーダンス状態であり、
PNPトランジスタTR１は“ON”せず、入力ポ
ートａ〜ｎのいずれのポートもハイインピーダン
ス状態であり、各スイツチ１ａ〜１ｎのいずれも
“OFF”状態であると認識できる。一方、各スイ
ツチ１ａ〜１ｎのいずれかが“ON”している場
合にはPNPトランジスタTR１のエミツタ端子に
はVccレベルが印加され、該Tr１を“ON”状態
とする。この時にはNPNトランジスタTr２は
“OFF”状態であり、PNPトランジスタTr１の
コレクタ端子の電圧のみが接地レベルとなる。こ
のため、該トランジスタTR１に接続されたデイ
ツプスイツチ１ａ〜１ｎのうちどのスイツチが閉
接されているかをCPUが読み込むことができる。

次に、CPUは出力ポートCONを“Ｈ”として
デイツプスイツチ２ａ〜２ｂのうちいずれかのス
イツチが“ON”している時にNPNトランジス
タTr２を“ON”状態とする。この時にはPNP
トランジスタTr１は“OFF”状態であり、NPN
トランジスタTr２のエミツタ端子の電圧のみが
接地レベルと成る。このため、該トランジスタ
TR２に接続されたデイツプスイツチ２ａ〜２ｎ
のうちどのスイツチが閉接されているかをCPU
が読み込むことができる。

入力が終了すると、CPUはポートインピーダ
ンス設定出力端子SETを“Ｈ”とし、TR３を
“ON”し、各入力ポートａ〜ｎに接続された抵
抗Ｒの他方端子を接地レベルに保持し、各設定デ
イツプスイツチの設定状態の読み込み不可とす
る。そして、CPUは次の制御餅に入り、再度電
源のOFF／ONがない限り、以後これらの端子の
状況が変化してもCPUの設定は変化しない。

尚、Tr３はCPUのSET端子の出力に従つて
ON／OFFするものであれば良く、NPN型でも、
PNP型でも、他のFET型等のものでもよい。

以上説明した様に本実施例によればデイツプス
イツチ用の設定ポート数を約1/2に軽減できる。
なお、以上の説明は機器初期設定用入力ポートに
ついて行なつたが、初期設定用に何ら限定される
ものではなく、あらゆるスイツチの状態入力部に
応用可能である。例えば一般動作中のサブルーチ
ンの選択変更、動作中の出力プリンタ等の変更指
示等あらゆるスイツチ設定ポートに応用できる。

なお、上述の設定スイツチの読み込みを、電源
“ON”時のみしか行なわないことが明瞭であれ
ば、出力ポートSET及びトランジスタTR３の使
用を省略し、各入力ポートａ〜ｎに接続された抵
抗Ｒの他方端子を直接Vccレベルに保持する構成
であつてもよい。

［考案の効果］ 以上説明した様に本考案によれば、状態設定読
み込みポートの数を設定スイツチの略半数に減ら
すことが出来るので、制御ボート等の回路設計の
自由度を上げることができる。

【図面の簡単な説明】

図は本考案に係る一実施例の設定スイツチ用ポ
ート回路図である。 図中、１ａ〜１ｎ……ハイインピーダンスデイ
ツプスイツチ、２ａ〜２ｎ……ローインピーダン
スデイツプスイツチ、Tr１……PNPトランジス
タ、Tr２……NPNトランジスタ、Tr３……イン
ピーダンス設定用トランジスタ、CPU……マイ
クロプロセツサ、ａ〜ｎ……入力ポート、SET
……ポートインピーダンス設定用の出力ポート、
CON……スイツチ選択制御用の出力ポートであ
る。

Claims (1)

1. 【実用新案登録請求の範囲】 CPUの動作状態の設定スイツチ用入力ポート
   回路であつて、 一方の端子がCPUのそれぞれのポートに接続
   される第１の設定スイツチ群及び第２の設定スイ
   ツチ群と、 コレクタ端子が前記第１の設定スイツチ群のそ
   れぞれの他方の端子間を接続するコモンラインに
   接続され、ベース端子がCPUのスイツチ群切替
   制御ポートに接続され、エミツタ端子が所定電圧
   源に接続されたPNPトランジスタと、 エミツタ端子が前記第２の設定スイツチ群のそ
   れぞれの他方の端子間を接続するコモンラインに
   接続され、ベース端子がCPUの前記スイツチ群
   切替制御ポートに接続され、コレクタ端子が所定
   電圧源に接続されたNPNトランジスタとを備え、 前記CPUのスイツチ群切替制御ポートがハイ
   レベルのとき前記NPNトランジスタに接続され
   た前記第２の設定スイツチ群の設定状態を読み込
   み可能とするとともに、前記CPUのスイツチ群
   切替制御ポートがロウレベルのときPNPトラン
   ジスタに接続された前記第１の設定スイツチ群の
   設定状態を入力可能に構成することを特徴とする
   設定スイツチ用入力ポート回路。