JPH0577177B2 - - Google Patents
Info
- Publication number
- JPH0577177B2 JPH0577177B2 JP59277092A JP27709284A JPH0577177B2 JP H0577177 B2 JPH0577177 B2 JP H0577177B2 JP 59277092 A JP59277092 A JP 59277092A JP 27709284 A JP27709284 A JP 27709284A JP H0577177 B2 JPH0577177 B2 JP H0577177B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- cpu
- lsi
- test
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はLSIウエーハの高速かつ簡便な検査が
可能な検査回路に関するものである。
可能な検査回路に関するものである。
従来の技術
LSIが大規模になるにつれ、その機能検査は
増々困難になりつつある。その解決策としてLSI
回路に検査機能を付加することが試みられてい
る。特に、ウエーハスケールの大規模集積回路で
は、検査パターンを生成し出力結果を判定する専
用回路またはCPUをあらかじめウエーハ上に形
成して、それを動作させることでウエーハ内の各
構成ユニツトの良否を判定し、良品ユニツト間の
結線を行なうことが行なわれている（例えば、配
線のヒユーズプログラミング）。
増々困難になりつつある。その解決策としてLSI
回路に検査機能を付加することが試みられてい
る。特に、ウエーハスケールの大規模集積回路で
は、検査パターンを生成し出力結果を判定する専
用回路またはCPUをあらかじめウエーハ上に形
成して、それを動作させることでウエーハ内の各
構成ユニツトの良否を判定し、良品ユニツト間の
結線を行なうことが行なわれている（例えば、配
線のヒユーズプログラミング）。
発明が解決しようとする問題点
このような従来のLSI検査回路は、他回路と一
緒にウエーハ上に形成されるため、プロセス不良
により検査回路自体が動作しないことがある。そ
のため検査回路を複数個形成して、ウエーハ内の
構成ユニツトだけでなく検査回路にも冗長性を持
たせなかればならず、それだけ全体システムが複
雑になりまたコストアツプになつていた。
緒にウエーハ上に形成されるため、プロセス不良
により検査回路自体が動作しないことがある。そ
のため検査回路を複数個形成して、ウエーハ内の
構成ユニツトだけでなく検査回路にも冗長性を持
たせなかればならず、それだけ全体システムが複
雑になりまたコストアツプになつていた。
本発明は、簡単な構成で検査回路の冗長性を削
除し、大規模集積回路の検査を効率化することを
目的としている。
除し、大規模集積回路の検査を効率化することを
目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、あらかじ
め用意した汎用性の高い良品CPUチツプを検査
回路としてウエーハ上に装着し、ウエーハ上の回
転端子とCPU回路端子を接続してウエーハ内の
構成ユニツトの検査を行なうものである。
め用意した汎用性の高い良品CPUチツプを検査
回路としてウエーハ上に装着し、ウエーハ上の回
転端子とCPU回路端子を接続してウエーハ内の
構成ユニツトの検査を行なうものである。
作 用
本発明は上記した構成により、ウエーハ上に検
査回路として組み込まれた良品CPUから内蔵プ
ログラムに従つて検査パターンがウエーハ上の構
成ユニツトに印加され、構成ユニツトからの出力
はCPUに読み込まれて期待値との比較が行なわ
れ、良否の判定が下される。
査回路として組み込まれた良品CPUから内蔵プ
ログラムに従つて検査パターンがウエーハ上の構
成ユニツトに印加され、構成ユニツトからの出力
はCPUに読み込まれて期待値との比較が行なわ
れ、良否の判定が下される。
実施例
第１図は本発明のLSI検査回路の一実施例を示
す平面図である。第１図において、ウエーハの非
能動領域すなわち非活性領域１上に有機樹脂等を
用いて良品のCPUチツプ２を接着する。領域１
の周辺には、ウエーハ内の回路構成ユニツトを結
ぶ信号線、電源ライン、グランドライン用のAl
電極３が配列されており、CPUチツプ２上のAl
電極４と金もしくはAlワイア線５にて接続され
ている。CPUを動作させるために、外部からプ
ローブを電源パツド６およびグランドパツド７に
立てて、電力を供給し、クロツクおよびスタート
信号をそれぞれパツド８，９から与える。検査を
実行するための命令は、CPU内部のROMもしく
はEPROMに格納されており、CPUはスタート
信号を受けて検査命令の実行を開始する。検査し
た結果は一時的にCPU内のRAMに格納してお
き、全数検査が完了した時点で直列データの形で
パツド１０から外部に送り出す。
す平面図である。第１図において、ウエーハの非
能動領域すなわち非活性領域１上に有機樹脂等を
用いて良品のCPUチツプ２を接着する。領域１
の周辺には、ウエーハ内の回路構成ユニツトを結
ぶ信号線、電源ライン、グランドライン用のAl
電極３が配列されており、CPUチツプ２上のAl
電極４と金もしくはAlワイア線５にて接続され
ている。CPUを動作させるために、外部からプ
ローブを電源パツド６およびグランドパツド７に
立てて、電力を供給し、クロツクおよびスタート
信号をそれぞれパツド８，９から与える。検査を
実行するための命令は、CPU内部のROMもしく
はEPROMに格納されており、CPUはスタート
信号を受けて検査命令の実行を開始する。検査し
た結果は一時的にCPU内のRAMに格納してお
き、全数検査が完了した時点で直列データの形で
パツド１０から外部に送り出す。
フルウエーハスケールのLSIの検査について、
第２図をもと説明する。ウエーハ１１上に
RAM、ROM、レジスタ等の回路構成ユニツト
１２が冗長性をもたせて形で、すなわち複数個ず
つ配列されている。各構成ユニツトは、アドレス
が割当てられておりCPUからアクセスできるよ
うになつている。各ユニツトで共通な入出力信号
は全て結線されており、CPUから選択されたユ
ニツトのみ、内部に信号が入力されて動作する。
出力信号は、選択されたユニツトのみから与えら
れるため、CPUはその値を検査してそのユニツ
トの良否結果を０、１の２進符号でCPUの内部
RAMに書き込む。全ユニツトの検査が終了する
と結果をRAMから読み出し、その結果に従つて
不良ユニツトをレーザビームによる配線トリミン
グ等の手段を用いて結線から分離し、良品ユニツ
トのみからなる全体回路を実現する。
第２図をもと説明する。ウエーハ１１上に
RAM、ROM、レジスタ等の回路構成ユニツト
１２が冗長性をもたせて形で、すなわち複数個ず
つ配列されている。各構成ユニツトは、アドレス
が割当てられておりCPUからアクセスできるよ
うになつている。各ユニツトで共通な入出力信号
は全て結線されており、CPUから選択されたユ
ニツトのみ、内部に信号が入力されて動作する。
出力信号は、選択されたユニツトのみから与えら
れるため、CPUはその値を検査してそのユニツ
トの良否結果を０、１の２進符号でCPUの内部
RAMに書き込む。全ユニツトの検査が終了する
と結果をRAMから読み出し、その結果に従つて
不良ユニツトをレーザビームによる配線トリミン
グ等の手段を用いて結線から分離し、良品ユニツ
トのみからなる全体回路を実現する。
なお、CPUをチツプのままの形でウエーハに
装着する場合について説明してきたが、パツケー
ジングされたもの（例えば、フラツトパツケージ
等）を使用することも可能である。
装着する場合について説明してきたが、パツケー
ジングされたもの（例えば、フラツトパツケージ
等）を使用することも可能である。
発明の効果
以上述べてきたように、本発明によれば、検査
回路として別チツプの良品CPUを使用するので、
検査回路に冗長性を持たせる必要がなく、それだ
け簡単にかつまた低コストでLSIの検査回路が実
現できる。
回路として別チツプの良品CPUを使用するので、
検査回路に冗長性を持たせる必要がなく、それだ
け簡単にかつまた低コストでLSIの検査回路が実
現できる。
第１図は本発明の一実施例におけるLSI検査回
路を示す平面図、第２図は本発明の他の実施例の
LSI検査回路を示す平面図である。 １……非能動領域、２……CPUチツプ、３，
４……Al電極、５……金ワイア、１１……ウエ
ーハ、１２……回路構成ユニツト。
路を示す平面図、第２図は本発明の他の実施例の
LSI検査回路を示す平面図である。 １……非能動領域、２……CPUチツプ、３，
４……Al電極、５……金ワイア、１１……ウエ
ーハ、１２……回路構成ユニツト。
Claims (1)
- 【特許請求の範囲】 １ ウエーハ表面の非能動領域上に、良品CPU
チツプを装着し、ウエーハ上にあらかじめ設けら
れた信号および電源およびグランド用の金属電極
と前記CPUチツプ上の金属電極とを選択的に接
続することを特徴とするLSI検査回路。 ２ CPUチツプをパツケージングされたものと
し、ウエーハ上の金属電極とパツケージのリード
とを選択的に接続するようにした特許請求の範囲
第１項記載のLSI検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277092A JPS61150228A (ja) | 1984-12-24 | 1984-12-24 | Ｌｓｉ検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277092A JPS61150228A (ja) | 1984-12-24 | 1984-12-24 | Ｌｓｉ検査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150228A JPS61150228A (ja) | 1986-07-08 |
| JPH0577177B2 true JPH0577177B2 (ja) | 1993-10-26 |
Family
ID=17578660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277092A Granted JPS61150228A (ja) | 1984-12-24 | 1984-12-24 | Ｌｓｉ検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150228A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| JP2007303595A (ja) * | 2006-05-12 | 2007-11-22 | Yanmar Co Ltd | トランスミッション |
-
1984
- 1984-12-24 JP JP59277092A patent/JPS61150228A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61150228A (ja) | 1986-07-08 |
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