JPH057786Y2 - - Google Patents
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- JPH057786Y2 JPH057786Y2 JP14545189U JP14545189U JPH057786Y2 JP H057786 Y2 JPH057786 Y2 JP H057786Y2 JP 14545189 U JP14545189 U JP 14545189U JP 14545189 U JP14545189 U JP 14545189U JP H057786 Y2 JPH057786 Y2 JP H057786Y2
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- Japan
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- circuit
- phase shifter
- primary
- section
- input signal
- Prior art date
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Description
【考案の詳細な説明】
〔概要〕
受信装置内の入力信号に混入する雑音を除去す
るローパスフイルタと、このローパスフイルタに
よる上記入力信号の位相遅れを補正する移相器と
を、上記雑音の有無に応じてそれぞれ選択的に動
作させる場合、上記ローパスフイルタの少なくと
も２段のRC回路の一部と上記移相器の少なくと
も１段のRC回路とを共用してなる雑音除去装置
であつて、ローパスフイルタおよびこのローパス
フイルタと同じ位相特性を有する移相器を、従来
よりも少ない個数のコンデンサにより実現するこ
とができる。
るローパスフイルタと、このローパスフイルタに
よる上記入力信号の位相遅れを補正する移相器と
を、上記雑音の有無に応じてそれぞれ選択的に動
作させる場合、上記ローパスフイルタの少なくと
も２段のRC回路の一部と上記移相器の少なくと
も１段のRC回路とを共用してなる雑音除去装置
であつて、ローパスフイルタおよびこのローパス
フイルタと同じ位相特性を有する移相器を、従来
よりも少ない個数のコンデンサにより実現するこ
とができる。
本考案はFM受信機等の受信装置において発生
する雑音を除去するための雑音除去装置に関す
る。
する雑音を除去するための雑音除去装置に関す
る。
さらに詳しく言えば、本考案は、上記受信装置
内の入力信号に瞬時的に重畳される高周波の雑音
を除去する際に、入力信号の高域成分が大きく損
なわれるのを防止したり入力信号の位相遅れを補
正したりする機能を備えた雑音除去装置について
言及するものである。
内の入力信号に瞬時的に重畳される高周波の雑音
を除去する際に、入力信号の高域成分が大きく損
なわれるのを防止したり入力信号の位相遅れを補
正したりする機能を備えた雑音除去装置について
言及するものである。
第５図は従来の雑音除去装置を示すブロツク図
である。この雑音除去装置の主要部は、例えば、
特開昭62−175025号に示されるように、受信装置
内の入力信号Siに混入する雑音を除去するローパ
スフイルタ（以下、LPFと略記する）３と、こ
のLPF３により生ずる入力信号の遅延時間と同
じ大きさの遅延時間を与えて位相遅れを補正する
ための遅延回路等の移相器４とから構成される。
さらに、上記のLPF３および移相器４の出力側
に切替回路５が接続されている。この切替回路５
では、雑音検出回路６により検出される上記雑音
の有無、すなわち雑音検出信号Sdの有無に応じて
それぞれLPF３または移相器４を選択して出力
信号Spを生成している。さらに、定数制御回路７
からの制御信号SeによりLPF３のカツトオフ周
波数を制御すると共にこのカツトオフ周波数に応
じて移相器４の遅延時間（位相角）を設定すれ
ば、上記切替回路５の切替時においてLPF３お
よび移相器４からそれぞれ出力される低域信号Sl
および移相信号Spの位相が常に一致するので、第
６図に示すような出力信号Spの入力信号Siに対す
る位相遅れを補正することができる。
である。この雑音除去装置の主要部は、例えば、
特開昭62−175025号に示されるように、受信装置
内の入力信号Siに混入する雑音を除去するローパ
スフイルタ（以下、LPFと略記する）３と、こ
のLPF３により生ずる入力信号の遅延時間と同
じ大きさの遅延時間を与えて位相遅れを補正する
ための遅延回路等の移相器４とから構成される。
さらに、上記のLPF３および移相器４の出力側
に切替回路５が接続されている。この切替回路５
では、雑音検出回路６により検出される上記雑音
の有無、すなわち雑音検出信号Sdの有無に応じて
それぞれLPF３または移相器４を選択して出力
信号Spを生成している。さらに、定数制御回路７
からの制御信号SeによりLPF３のカツトオフ周
波数を制御すると共にこのカツトオフ周波数に応
じて移相器４の遅延時間（位相角）を設定すれ
ば、上記切替回路５の切替時においてLPF３お
よび移相器４からそれぞれ出力される低域信号Sl
および移相信号Spの位相が常に一致するので、第
６図に示すような出力信号Spの入力信号Siに対す
る位相遅れを補正することができる。
第７図は従来のLPFおよび移相器の具体例を
示す回路図である。ただし、ここでは、LPF３
のカツトオフ周波数および移相器４の遅延時間を
固定する場合を例示している。上記移相器３は、
入力信号Siを遅延させるための抵抗４１およびコ
ンデンサ４２からなる少なくとも１段のRC回路
と、このRC回路の出力側が非反転入力側に接続
され、かつ、利得調整用の抵抗４４，４５が反転
入力側に接続される演算増幅器４３を含む演算処
理回路を備えている。この演算処理回路では、入
力信号Siを適当に処理して所望の遅延時間を有す
る位相信号Spを出力している。また一方で、
LPF３は、上記移相器４よりも高次のRC回路、
すなわち、抵抗３１，３３およびコンデンサ３
２，３４からなると少なくとも２段のRC回路を
備えている。このように、LPF３のRC回路を移
相器４のRC回路よりも高次にすれば、LPF３通
過後の入力信号Siの時間遅れを移相器４により確
実に補正することができる。なお、上記RC回路
のコンデンサとして、可変容量ダイオード等の可
変コンデンサを用い、これらのコンデンサを定数
制御回路７（第５図）により制御すれば、LPF
３のカツトオフ周波数や移相器４の遅延時間を変
化させることも可能である。
示す回路図である。ただし、ここでは、LPF３
のカツトオフ周波数および移相器４の遅延時間を
固定する場合を例示している。上記移相器３は、
入力信号Siを遅延させるための抵抗４１およびコ
ンデンサ４２からなる少なくとも１段のRC回路
と、このRC回路の出力側が非反転入力側に接続
され、かつ、利得調整用の抵抗４４，４５が反転
入力側に接続される演算増幅器４３を含む演算処
理回路を備えている。この演算処理回路では、入
力信号Siを適当に処理して所望の遅延時間を有す
る位相信号Spを出力している。また一方で、
LPF３は、上記移相器４よりも高次のRC回路、
すなわち、抵抗３１，３３およびコンデンサ３
２，３４からなると少なくとも２段のRC回路を
備えている。このように、LPF３のRC回路を移
相器４のRC回路よりも高次にすれば、LPF３通
過後の入力信号Siの時間遅れを移相器４により確
実に補正することができる。なお、上記RC回路
のコンデンサとして、可変容量ダイオード等の可
変コンデンサを用い、これらのコンデンサを定数
制御回路７（第５図）により制御すれば、LPF
３のカツトオフ周波数や移相器４の遅延時間を変
化させることも可能である。
上記のとおり、従来の雑音除去装置において
は、受信装置内の入力信号に混入する雑音を除去
すると共に上記入力信号の位相遅れを補正するた
めに、少なくとも３種のRC回路を用いてLPF３
および移相器４を構成していた。
は、受信装置内の入力信号に混入する雑音を除去
すると共に上記入力信号の位相遅れを補正するた
めに、少なくとも３種のRC回路を用いてLPF３
および移相器４を構成していた。
この場合、上記RC回路のコンデンサは、その
キヤパシタンスが大きいために抵抗や増幅器等の
他の回路部品のように簡単にIC化することがで
きない。したがつて、上記雑音除去装置の小形化
および低価格化を図るために各部の回路をIC化
する場合に、複数個の上記コンデンサのみは各々
個別に実装しなければならない。このため、これ
らのコンデンサ実装のための手間および工数がか
かるという問題が生ずる。
キヤパシタンスが大きいために抵抗や増幅器等の
他の回路部品のように簡単にIC化することがで
きない。したがつて、上記雑音除去装置の小形化
および低価格化を図るために各部の回路をIC化
する場合に、複数個の上記コンデンサのみは各々
個別に実装しなければならない。このため、これ
らのコンデンサ実装のための手間および工数がか
かるという問題が生ずる。
本考案は上記問題点に鑑みてなされたものであ
り、従来よりも少ない個数のコンデンサにより
LPFおよび位相器を構成することが可能な雑音
除去装置を提供することを目的とするものであ
る。
り、従来よりも少ない個数のコンデンサにより
LPFおよび位相器を構成することが可能な雑音
除去装置を提供することを目的とするものであ
る。
第１図は本考案の原理構成を示すブロツク図で
ある。ただし、ここでは、定数制御回路７（第５
図）は省略することとする。なお、前述した構成
要素と同様のものについては、同一の参照番号を
付して表す。
ある。ただし、ここでは、定数制御回路７（第５
図）は省略することとする。なお、前述した構成
要素と同様のものについては、同一の参照番号を
付して表す。
ここでは、LPF３の少なくとも２段のRC回路
の１部と移相器４の少なくとも１段のRC回路と
を共用して少なくとも１段の第１のRC回路１と
している。この第１のRC回路１と、この第１の
RC回路１に接続される少なくとも１段の第２の
RC回路２とによりLPF３を構成している。また
一方で、上記第１のRC回路１と、この第１のRC
回路１に接続されると共に入力信号Siを適当に処
理して上記LPF３による位相遅れを補正する信
号処理部１４とにより移相器４を構成している。
上記信号処理部１４は、演算増幅器や減算器等に
より実現される。
の１部と移相器４の少なくとも１段のRC回路と
を共用して少なくとも１段の第１のRC回路１と
している。この第１のRC回路１と、この第１の
RC回路１に接続される少なくとも１段の第２の
RC回路２とによりLPF３を構成している。また
一方で、上記第１のRC回路１と、この第１のRC
回路１に接続されると共に入力信号Siを適当に処
理して上記LPF３による位相遅れを補正する信
号処理部１４とにより移相器４を構成している。
上記信号処理部１４は、演算増幅器や減算器等に
より実現される。
第１図においては、LPF３と移相器４とがほ
ぼ同じ位相特性を有している点、すなわちRC回
路の抵抗値およびキヤパシタンス等の定数がほぼ
同一である点に着目し、少なくとも１段の第１の
RC回路１を共用している。この結果、LPF３お
よび移相器４に対して最低限必要なRC回路の数
が３種から２種に節減される。
ぼ同じ位相特性を有している点、すなわちRC回
路の抵抗値およびキヤパシタンス等の定数がほぼ
同一である点に着目し、少なくとも１段の第１の
RC回路１を共用している。この結果、LPF３お
よび移相器４に対して最低限必要なRC回路の数
が３種から２種に節減される。
かくして、本考案では、従来よりも少ない個数
のコンデンサにより雑音除去装置内のローパスフ
イルタおよび移相器を構成することが可能とな
る。
のコンデンサにより雑音除去装置内のローパスフ
イルタおよび移相器を構成することが可能とな
る。
第２図は本考案の第１実施例を示す回路図であ
る。ただし、ここでは、雑音除去装置のLPF３
および移相器４（いずれも第１図）の部分を選択
的に示すこととする。
る。ただし、ここでは、雑音除去装置のLPF３
および移相器４（いずれも第１図）の部分を選択
的に示すこととする。
第２図において、LPF３の主要部は、入力信
号Siが入力される１段のRC回路からなる１次RC
回路部１０と、この１次RC回路部１０に演算増
幅器等のバツフアアンプ１２を介して接続される
１段の２次RC回路部２０とから構成される。さ
らに、この２次RC回路部２０の出力側と切替回
路５（第１図）との間にも別のバツフアアンプ１
３が設けられている。また一方で、移相器４の主
要部は、上記１次RC回路部１０と、この１次RC
回路部１０に接続される信号処理部１４（第１
図）とから構成される。さらに、この信号処理部
１４として、１次RC回路部１０からの遅延信号
Seならびに入力信号Siを演算処理して上記入力信
号Siの位相遅れを補正するための演算増幅器１６
を含む演算処理部１５を設けている。なお、上記
演算増幅器１６の利得は、抵抗１７，１８の抵抗
値を適当に選定することにより所望の値を設定す
ることができる。
号Siが入力される１段のRC回路からなる１次RC
回路部１０と、この１次RC回路部１０に演算増
幅器等のバツフアアンプ１２を介して接続される
１段の２次RC回路部２０とから構成される。さ
らに、この２次RC回路部２０の出力側と切替回
路５（第１図）との間にも別のバツフアアンプ１
３が設けられている。また一方で、移相器４の主
要部は、上記１次RC回路部１０と、この１次RC
回路部１０に接続される信号処理部１４（第１
図）とから構成される。さらに、この信号処理部
１４として、１次RC回路部１０からの遅延信号
Seならびに入力信号Siを演算処理して上記入力信
号Siの位相遅れを補正するための演算増幅器１６
を含む演算処理部１５を設けている。なお、上記
演算増幅器１６の利得は、抵抗１７，１８の抵抗
値を適当に選定することにより所望の値を設定す
ることができる。
さらに、上記第１実施例において、LPF３の
位相特性と移相器４の位相特性とを伝達関数によ
り比較することとする。ただし、この場合、まず
初めに、構成の簡単な移相器４の伝達関数を求め
ることとする。ここで、１次および２次RC回路
部１０，２０における抵抗値およびキヤパシタン
スをそれぞれＣ，Ｒとすれば、移相器４の伝達関
数Ｈ(s)は、 Ｈ(s)＝Sp(s)／Si(s)＝１−Sτ／１＋Sτ（τ＝CR
）(1) のように表される。
位相特性と移相器４の位相特性とを伝達関数によ
り比較することとする。ただし、この場合、まず
初めに、構成の簡単な移相器４の伝達関数を求め
ることとする。ここで、１次および２次RC回路
部１０，２０における抵抗値およびキヤパシタン
スをそれぞれＣ，Ｒとすれば、移相器４の伝達関
数Ｈ(s)は、 Ｈ(s)＝Sp(s)／Si(s)＝１−Sτ／１＋Sτ（τ＝CR
）(1) のように表される。
次に、LPF３において、入力信号Siと、１次
RC回路部１０から出力される遅延信号Seとの関
係は、 Se(s)＝１／１＋Sτ・Si(s) (2) のように表される。さらに、上記遅延信号Seと、
２次RC回路部２０から出力される低域信号Slと
の関係は、 Sl(s)＝１／１＋Sτ・Se(s) (3) のように表わされる。上記の(2)式および(3)式よ
り、LPF３の伝達関数H′(s)は、 H′(s)＝Sl(s)／Si(s)＝〔１／１＋Sτ〕2 (4) のように表される。
RC回路部１０から出力される遅延信号Seとの関
係は、 Se(s)＝１／１＋Sτ・Si(s) (2) のように表される。さらに、上記遅延信号Seと、
２次RC回路部２０から出力される低域信号Slと
の関係は、 Sl(s)＝１／１＋Sτ・Se(s) (3) のように表わされる。上記の(2)式および(3)式よ
り、LPF３の伝達関数H′(s)は、 H′(s)＝Sl(s)／Si(s)＝〔１／１＋Sτ〕2 (4) のように表される。
ここで、上記(1)式を変形すると、
Ｈ(s)＝（１−Sτ）2／（１＋Sτ）（１−Sτ）＝
１＋S2τ2−2Sτ／１−S2τ2(5) のようになる。また一方で、上記(4)式を変形する
と、 H′(s)＝〔１／１＋Sτ〕2＝１／１＋2Sτ＋S2τ2
＝１＋S2τ2−2Sτ／（１＋S2τ2）2−（2Sτ）2(6) のようになる。上記伝達関数Ｈ(s)，H′(s)の実数
部および虚数部をそれぞれＨ(s)Ｒ，H′(s)Ｒおよ
びＨ(s)Ｘ，H′(s)Ｘとすれば、両者の位相特性は
それぞれtan-1Ｈ(s)Ｘ／Ｈ(s)Ｒおよびtan-1H′(s)Ｘ／
H′(s)Ｒのよう に表される。この場合は、 tan-1Ｈ(s)Ｘ／Ｈ(s)Ｒ＝tan-1−2ωτ／１−ω2τ
2(7) tan-1H′(s)Ｘ／H′(s)Ｒ＝tan-1−2ωτ／１−ω2
τ2(8) となる。ここでωは角周波数である。すなわち、
LPF３および移相器４の位相特性がほぼ同一に
なるので、LPF３による入力信号Siの位相遅れを
移相器４により確実に補正することができる。
１＋S2τ2−2Sτ／１−S2τ2(5) のようになる。また一方で、上記(4)式を変形する
と、 H′(s)＝〔１／１＋Sτ〕2＝１／１＋2Sτ＋S2τ2
＝１＋S2τ2−2Sτ／（１＋S2τ2）2−（2Sτ）2(6) のようになる。上記伝達関数Ｈ(s)，H′(s)の実数
部および虚数部をそれぞれＨ(s)Ｒ，H′(s)Ｒおよ
びＨ(s)Ｘ，H′(s)Ｘとすれば、両者の位相特性は
それぞれtan-1Ｈ(s)Ｘ／Ｈ(s)Ｒおよびtan-1H′(s)Ｘ／
H′(s)Ｒのよう に表される。この場合は、 tan-1Ｈ(s)Ｘ／Ｈ(s)Ｒ＝tan-1−2ωτ／１−ω2τ
2(7) tan-1H′(s)Ｘ／H′(s)Ｒ＝tan-1−2ωτ／１−ω2
τ2(8) となる。ここでωは角周波数である。すなわち、
LPF３および移相器４の位相特性がほぼ同一に
なるので、LPF３による入力信号Siの位相遅れを
移相器４により確実に補正することができる。
第３図は本考案の第２実施例を示す回路図であ
る。ここでは、移相器４（第１図）の信号処理部
１４（第１図）は、１次RC回路部１０からの遅
延信号Seを所定の利得だけ増幅するための演算増
幅器２６を含む増幅部２４と、この増幅部２４の
出力から入力信号Siを減算して位相遅れを補正す
るための減算器２５とから構成される。もし、増
幅部２４内の抵抗２７，２８の抵抗値を同じ値に
選定すれば、演算増幅器２６の利得は２倍に設定
される。なお、LPF３の構成は前記第１実施例
（第２図）と同様である。
る。ここでは、移相器４（第１図）の信号処理部
１４（第１図）は、１次RC回路部１０からの遅
延信号Seを所定の利得だけ増幅するための演算増
幅器２６を含む増幅部２４と、この増幅部２４の
出力から入力信号Siを減算して位相遅れを補正す
るための減算器２５とから構成される。もし、増
幅部２４内の抵抗２７，２８の抵抗値を同じ値に
選定すれば、演算増幅器２６の利得は２倍に設定
される。なお、LPF３の構成は前記第１実施例
（第２図）と同様である。
上記第２実施例において、移相器４の伝達関数
を求めることとする。ここで、移相器３の１次
RC回路部１０から出力される遅延信号Seは、前
記第１実施例の場合と同様に(2)式で表される。さ
らに、上記遅延信号Seは、増幅部２４により２倍
に増幅された後に入力信号Siにより減算処理され
て移相信号Spとして出力される。したがつて、入
力信号Siと移相信号Spとの関係は、 Sp(s)＝2Se(s)−Si(s) ＝２／１＋Sτ・Si(s)−Si(s) ＝〔２／１＋Sτ−１〕Si(s) ＝〔１−Sτ／１＋Sτ〕Si(s) (9) のように表される。この結果、移相器４の伝達関
数H″(s)は、 H″(s)＝Sp(s)／Si(s)＝１−Sτ／１＋Sτ (10) のように表される。この(10)式は、(1)式と同一なの
で、上記第２実施例においても、前記第１実施例
と同様に入力信号Siの位相遅れを確実に補正する
ことができる。
を求めることとする。ここで、移相器３の１次
RC回路部１０から出力される遅延信号Seは、前
記第１実施例の場合と同様に(2)式で表される。さ
らに、上記遅延信号Seは、増幅部２４により２倍
に増幅された後に入力信号Siにより減算処理され
て移相信号Spとして出力される。したがつて、入
力信号Siと移相信号Spとの関係は、 Sp(s)＝2Se(s)−Si(s) ＝２／１＋Sτ・Si(s)−Si(s) ＝〔２／１＋Sτ−１〕Si(s) ＝〔１−Sτ／１＋Sτ〕Si(s) (9) のように表される。この結果、移相器４の伝達関
数H″(s)は、 H″(s)＝Sp(s)／Si(s)＝１−Sτ／１＋Sτ (10) のように表される。この(10)式は、(1)式と同一なの
で、上記第２実施例においても、前記第１実施例
と同様に入力信号Siの位相遅れを確実に補正する
ことができる。
なお、上記第２実施例における増幅部２４は、
バツフアアンプ１２，１３と共にデイジタルの乗
算器に容易に置き替えることができるので、デイ
ジタルフイルタ等からなるデイジタル回路により
LPF３および移相器４を構成する場合に有利と
なる。
バツフアアンプ１２，１３と共にデイジタルの乗
算器に容易に置き替えることができるので、デイ
ジタルフイルタ等からなるデイジタル回路により
LPF３および移相器４を構成する場合に有利と
なる。
第４図は第２図の変形例を示す回路図である。
ここでは、第２図における容量一定の２個のコン
デンサの代わりに可変容量ダイオード等の２個の
可変コンデンサを使用して可変１次RC回路部１
１および可変２次RC回路部２１を構成している。
すなわち、ここでは、可変１次RC回路部１１を
共用とし、従来（第７図）よりも少ない個数の可
変コンデンサにより、定数制御回路７（第５図）
からの制御信号Scに基づきLPF３のカツトオフ周
波数や移相器４の遅延時間を変化させている。な
お、この場合、上記制御信号Scが入力側に混入し
ないように、LPF３および移相器４の共通の入
力端子にバツフアアンプ１９を付設するのが好ま
しい。
ここでは、第２図における容量一定の２個のコン
デンサの代わりに可変容量ダイオード等の２個の
可変コンデンサを使用して可変１次RC回路部１
１および可変２次RC回路部２１を構成している。
すなわち、ここでは、可変１次RC回路部１１を
共用とし、従来（第７図）よりも少ない個数の可
変コンデンサにより、定数制御回路７（第５図）
からの制御信号Scに基づきLPF３のカツトオフ周
波数や移相器４の遅延時間を変化させている。な
お、この場合、上記制御信号Scが入力側に混入し
ないように、LPF３および移相器４の共通の入
力端子にバツフアアンプ１９を付設するのが好ま
しい。
以上説明したように本考案によれば、雑音除去
装置内のLPFおよびこのLPFとほぼ同じ位相特
性を有する移相器を、従来より少ない個数のコン
デンサにより実現することが可能となる。したが
つて、上記雑音除去装置の各部の回路をIC化す
る場合等に有効となる。
装置内のLPFおよびこのLPFとほぼ同じ位相特
性を有する移相器を、従来より少ない個数のコン
デンサにより実現することが可能となる。したが
つて、上記雑音除去装置の各部の回路をIC化す
る場合等に有効となる。
第１図は本考案の原理構成を示すブロツク図、
第２図は本考案の第１実施例を示す回路図、第３
図は本考案の第２実施例を示す回路図、第４図は
第２図の変形例を示す回路図、第５図は従来の雑
音除去装置を示すブロツク図、第６図は第５図に
おける入力信号と出力信号との関係を示す図、第
７図は従来のLPFおよび移相器の具体例を示す
回路図である。 図において、１……第１のRC回路、２……第
２のRC回路、３……LPF、４……移相器、５…
…切替回路、１０……１次RC回路部、１２……
バツフアアンプ、１４……信号処理部、１５……
演算処理部、２０……２次RC回路部、２４……
増幅部、２５……減算器。
第２図は本考案の第１実施例を示す回路図、第３
図は本考案の第２実施例を示す回路図、第４図は
第２図の変形例を示す回路図、第５図は従来の雑
音除去装置を示すブロツク図、第６図は第５図に
おける入力信号と出力信号との関係を示す図、第
７図は従来のLPFおよび移相器の具体例を示す
回路図である。 図において、１……第１のRC回路、２……第
２のRC回路、３……LPF、４……移相器、５…
…切替回路、１０……１次RC回路部、１２……
バツフアアンプ、１４……信号処理部、１５……
演算処理部、２０……２次RC回路部、２４……
増幅部、２５……減算器。
Claims (1)
- 【実用新案登録請求の範囲】 １ 少なくとも２段のRC回路を含み、かつ、受
信装置内の入力信号Siに混入する雑音を除去す
るローパスフイルタ３と、 少なくとも１段のRC回路を含み、かつ、前
記ローパスフイルタによる前記入力信号Siの位
相遅れを補正する移相器４と、 前記雑音の有無に応じてそれぞれ前記ローパ
スフイルタ３または前記移相器４を選択して出
力信号Spを生成する切替回路５とを有する雑音
除去装置において、 前記ローパスフイルタ３の前記RC回路の一
部と前記移相器４の前記RC回路とを共用する
ことを特徴とする雑音除去装置。 ２ 前記ローパスフイルタ３が、１段の前記RC
回路からなる１次RC回路部１０と、該１次RC
回路部１０にバツフアアンプ１２を介して接続
される１段の２次RC回路部２０とを有し、 前記移相器４が、前記１次RC回路部１０と、
該１次RC回路部１０からの遅延信号Seならび
に前記入力信号Siを演算処理して前記位相遅れ
を補正するための演算処理部１５とを有する請
求項１記載の雑音除去装置。 ３ 前記ローパスフイルタ３が、１段の前記RC
回路からなる１次RC回路部１０と、該１次RC
回路部１０にバツフアアンプ１２を介して接続
される１段の２次RC回路部２０とを有し、 前記移相器４が、前記１次RC回路部１０と、
該１次RC回路部１０からの前記遅延信号Seを
所定の利得だけ増幅する増幅部２４と、該増幅
部２４の出力から前記入力信号Siを減算して前
記位相遅れを補正するための減算器２５とを有
する請求項１記載の雑音除去装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14545189U JPH057786Y2 (ja) | 1989-12-19 | 1989-12-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14545189U JPH057786Y2 (ja) | 1989-12-19 | 1989-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0384645U JPH0384645U (ja) | 1991-08-28 |
| JPH057786Y2 true JPH057786Y2 (ja) | 1993-02-26 |
Family
ID=31692086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14545189U Expired - Lifetime JPH057786Y2 (ja) | 1989-12-19 | 1989-12-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057786Y2 (ja) |
-
1989
- 1989-12-19 JP JP14545189U patent/JPH057786Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0384645U (ja) | 1991-08-28 |
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