JPH0492284A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0492284A JPH0492284A JP2210907A JP21090790A JPH0492284A JP H0492284 A JPH0492284 A JP H0492284A JP 2210907 A JP2210907 A JP 2210907A JP 21090790 A JP21090790 A JP 21090790A JP H0492284 A JPH0492284 A JP H0492284A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ入出力端子のうちの任意の端子の書込選
択を行うことが可能な半導体記憶装置に関する。
択を行うことが可能な半導体記憶装置に関する。
〔従来の技術］
データ入出力端子のうちの任意の端子の書込選択が可能
な従来の半導体記憶装置としては、例えば日経エレクト
ロニクス誌１９８５年８月１２日号Ｐ、２１１〜Ｐ、２
４０に掲載されているデュアルポートダイナミックメモ
リが知られている。
な従来の半導体記憶装置としては、例えば日経エレクト
ロニクス誌１９８５年８月１２日号Ｐ、２１１〜Ｐ、２
４０に掲載されているデュアルポートダイナミックメモ
リが知られている。
第４図はこのデュアルポートダイナミックメモリにおけ
る４ビツト構成のデータ入出力端子のうちの任意の端子
の書込選択機能を有する半導体記憶装置の回路図である
。本図においてデュアルポートダイナミックメモリの制
御信号は、ロウアドレスストローブ信号（ＲＡＳ信号）
、カラムアドレスストローブ信号（ＣＡＳ信号）、書込
イネーブル信号（ＷＥ倍信号及び書込タイミング信号（
ＷＴＥ信号）によって制御される。ＷＴＥ信号５ＷＥ信
号及び酊１不信号は書込タイミング発生回路ｌに与えら
れる。書込タイミング発生回Ｂ１はデータ入力バッファ
イネーブル信号（ＢＥ倍信号及び書込選択レジスタイネ
ーブル信号（ＭＥ倍信号を発生するものであり、ＭＥ倍
信号書込選択データレジスタ２〜５に書込イネーブル信
号として与えられる。又ＢＥ倍信号論理積をとるアンド
回路６〜９に与えられる。書込選択データレジスタ２〜
５はその入力端に夫々データ入出力端子Ｉ ／ Ｏ１（
ｉ＝１〜４）が接続されており、書込選択データを保持
するものである。入出力端子には外部から書込選択デー
タ及び書込データとなる４ビツトの並列信号が与えられ
、これらの入力信号はデータ入力バッファ１０〜１３に
入力される。アンド回路６〜９はＢＥ倍信号夫々の書込
選択データレジスタ２〜５の論理積出力によってデータ
入力バッファをイネーブル、ディスイネーブルとし、入
力信号を出力側に伝えるものである。
る４ビツト構成のデータ入出力端子のうちの任意の端子
の書込選択機能を有する半導体記憶装置の回路図である
。本図においてデュアルポートダイナミックメモリの制
御信号は、ロウアドレスストローブ信号（ＲＡＳ信号）
、カラムアドレスストローブ信号（ＣＡＳ信号）、書込
イネーブル信号（ＷＥ倍信号及び書込タイミング信号（
ＷＴＥ信号）によって制御される。ＷＴＥ信号５ＷＥ信
号及び酊１不信号は書込タイミング発生回路ｌに与えら
れる。書込タイミング発生回Ｂ１はデータ入力バッファ
イネーブル信号（ＢＥ倍信号及び書込選択レジスタイネ
ーブル信号（ＭＥ倍信号を発生するものであり、ＭＥ倍
信号書込選択データレジスタ２〜５に書込イネーブル信
号として与えられる。又ＢＥ倍信号論理積をとるアンド
回路６〜９に与えられる。書込選択データレジスタ２〜
５はその入力端に夫々データ入出力端子Ｉ ／ Ｏ１（
ｉ＝１〜４）が接続されており、書込選択データを保持
するものである。入出力端子には外部から書込選択デー
タ及び書込データとなる４ビツトの並列信号が与えられ
、これらの入力信号はデータ入力バッファ１０〜１３に
入力される。アンド回路６〜９はＢＥ倍信号夫々の書込
選択データレジスタ２〜５の論理積出力によってデータ
入力バッファをイネーブル、ディスイネーブルとし、入
力信号を出力側に伝えるものである。
書込タイミング発生回路１は例えば第５図に示すように
ＲＡＳ信号を反転させるインバータ１４及び他の３入力
の論理積をとるアンド回路１５と、その出力が直接及び
遅延回路（Ｄ）１６とインバータ１７を介して与えられ
るアンド回１１８から構成されている。
ＲＡＳ信号を反転させるインバータ１４及び他の３入力
の論理積をとるアンド回路１５と、その出力が直接及び
遅延回路（Ｄ）１６とインバータ１７を介して与えられ
るアンド回１１８から構成されている。
次に従来の書込選択機能を有する記憶装置の動作につい
て第６図のタイムチャートを参照しつつ説明する。ＲＡ
Ｓ信号の立下り時点１＋においてＷＥ倍信号ロウレベル
であれば書込タイミング発生回路１の出力であるＭＥ倍
信号アクティブとなる。
て第６図のタイムチャートを参照しつつ説明する。ＲＡ
Ｓ信号の立下り時点１＋においてＷＥ倍信号ロウレベル
であれば書込タイミング発生回路１の出力であるＭＥ倍
信号アクティブとなる。
このときデータ入出力端子ｌ１０ｉ （ｉ＝１〜４）
に入力されたデータＤ１が書込選択データＭ１となり、
その各ビットＭＤｉ （ｉ＝１〜４）が書込選択デー
タレジスタ２〜５に保持される。その後ＣＡＳ信号の立
下り時点ｔ２から適当なタイミングでＷＴＥ信号がアク
ティブとなり、ＷＥ倍信号立下り時点ｔ３で書込タイミ
ング発生回路１はＢＥ倍信号発生しデータ入力バッファ
１０〜１３を適当な期間アクティブとする。このとき書
込選択データＭＩとＢＢｒ２号の論理積がアンド回路６
〜１０によって論理積演算され、その出方によってデー
タ人カバッファエ０−１３の出方ｌ１０１及び反転出力
１１０ｆ （ｉ＝１〜４）を選択制御する。
に入力されたデータＤ１が書込選択データＭ１となり、
その各ビットＭＤｉ （ｉ＝１〜４）が書込選択デー
タレジスタ２〜５に保持される。その後ＣＡＳ信号の立
下り時点ｔ２から適当なタイミングでＷＴＥ信号がアク
ティブとなり、ＷＥ倍信号立下り時点ｔ３で書込タイミ
ング発生回路１はＢＥ倍信号発生しデータ入力バッファ
１０〜１３を適当な期間アクティブとする。このとき書
込選択データＭＩとＢＢｒ２号の論理積がアンド回路６
〜１０によって論理積演算され、その出方によってデー
タ人カバッファエ０−１３の出方ｌ１０１及び反転出力
１１０ｆ （ｉ＝１〜４）を選択制御する。
即ち書込選択データＭ１によって書込データＤ２の書込
選択を行うことができる。
選択を行うことができる。
又同一ロウアドレスの異なったカラムアドレスに連続的
に高速アクセスする（ベージモ、−ドという）場合にお
いては、Ｗ信号をロウレベルに保ったままＣＡＳ信号を
立下げることによって（時刻ｔａ）次のサイクルに移行
する。そしてＷ〒信号の立下り時点ｔ、で再びＢＥ倍信
号発生し、データ入力バッファ１０〜１３を適当な期間
活性化する。同様にしてこのとき書込選択データＭ１に
よって書込データＤ３の書込選択が行われる。その後Ｒ
ＡＳ信号の立上り時点ｔ、でサイクルが終了すると共に
書込選択データＭｌが解除される。
に高速アクセスする（ベージモ、−ドという）場合にお
いては、Ｗ信号をロウレベルに保ったままＣＡＳ信号を
立下げることによって（時刻ｔａ）次のサイクルに移行
する。そしてＷ〒信号の立下り時点ｔ、で再びＢＥ倍信
号発生し、データ入力バッファ１０〜１３を適当な期間
活性化する。同様にしてこのとき書込選択データＭ１に
よって書込データＤ３の書込選択が行われる。その後Ｒ
ＡＳ信号の立上り時点ｔ、でサイクルが終了すると共に
書込選択データＭｌが解除される。
しかしながらこのような従来の構成では、書込選択デー
タがＲＡＳ信号の立上り時点まで保持されるため、ベー
ジモードでは各サイクル毎に、即ちカラムアドレスを変
える毎に書込選択データを変更することができないとい
う欠点があった。
タがＲＡＳ信号の立上り時点まで保持されるため、ベー
ジモードでは各サイクル毎に、即ちカラムアドレスを変
える毎に書込選択データを変更することができないとい
う欠点があった。
本発明はこのような従来の問題点に鑑みてなされたもの
であって、ページモードで各サイクル毎に書込選択デー
タの変更を行えるようにすることを技術的課題とする。
であって、ページモードで各サイクル毎に書込選択デー
タの変更を行えるようにすることを技術的課題とする。
〔課題を解決するための手段］
本発明は並列の書込選択データ及び書込データが与えら
れる複数の入力端子に夫々接続された書込選択データレ
ジスタと、入力端子の夫々に接続されデータを保持して
出力するデータ入力バッファと、書込選択データレジス
タの夫々の出力とデータ入力バッファイネーブル信号と
の論理積をとることによって夫々のデータ入力バッファ
をアクティブとする論理積回路と、を具備する半導体記
憶装置であって、同一のロウアドレスの異なったカラム
アドレスに連続的にデータを書込む際にカラムアドレス
ストローブ信号の変化時に与えられる書込選択データを
保持すべく書込選択レジスタイネーブル信号を書込選択
データレジスタに出力し、書込データが与えられる毎に
各論理積回路にデータ入力バッファイネーブル信号を与
える書込タイミング発生回路を具備することを特徴とす
るものである。
れる複数の入力端子に夫々接続された書込選択データレ
ジスタと、入力端子の夫々に接続されデータを保持して
出力するデータ入力バッファと、書込選択データレジス
タの夫々の出力とデータ入力バッファイネーブル信号と
の論理積をとることによって夫々のデータ入力バッファ
をアクティブとする論理積回路と、を具備する半導体記
憶装置であって、同一のロウアドレスの異なったカラム
アドレスに連続的にデータを書込む際にカラムアドレス
ストローブ信号の変化時に与えられる書込選択データを
保持すべく書込選択レジスタイネーブル信号を書込選択
データレジスタに出力し、書込データが与えられる毎に
各論理積回路にデータ入力バッファイネーブル信号を与
える書込タイミング発生回路を具備することを特徴とす
るものである。
［作用］
このような特徴を有する本発明によれば、書込タイミン
グ発生回路は同一のロウアドレスの異なったカラムアド
レスに連続してデータを書込む際に、カラムアドレスス
トローブ信号の立下り毎に書込選択データイネーブル信
号を書込選択レジスタに出力して入力端子に与えられる
書込選択データを保持している。そして次に与えられる
書込データはデータ入力バッファに入力されるが、この
とき書込選択データレジスタの各ビットの出力とデータ
入力バッファイネーブル信号の論理積に基づいてデータ
入力バッファを制御し、書込データを出力するようにし
ている。
グ発生回路は同一のロウアドレスの異なったカラムアド
レスに連続してデータを書込む際に、カラムアドレスス
トローブ信号の立下り毎に書込選択データイネーブル信
号を書込選択レジスタに出力して入力端子に与えられる
書込選択データを保持している。そして次に与えられる
書込データはデータ入力バッファに入力されるが、この
とき書込選択データレジスタの各ビットの出力とデータ
入力バッファイネーブル信号の論理積に基づいてデータ
入力バッファを制御し、書込データを出力するようにし
ている。
第１図は本発明の一実施例による半導体記憶装置の書込
選択動作を実現する回路構成を示す図である。本図にお
いて前述した従来例と同一部分は同一符号を付して詳細
な説明を省略する。本実施例においても書込タイミング
発生回路２０にＲＡＳ信号、ＷＴＥ信号、ＷＥ倍信号び
ＣＡＳ信号が与えられる。書込タイミング発生回路２０
はこれらの入力に基づいてＢＥ倍信号ＭＥ倍信号出力す
るものである。書込選択データレジスタ２〜５゜アンド
回路６〜９及びデータ入力バッファ１０〜１３の構成に
ついては前述した従来例と同様である。
選択動作を実現する回路構成を示す図である。本図にお
いて前述した従来例と同一部分は同一符号を付して詳細
な説明を省略する。本実施例においても書込タイミング
発生回路２０にＲＡＳ信号、ＷＴＥ信号、ＷＥ倍信号び
ＣＡＳ信号が与えられる。書込タイミング発生回路２０
はこれらの入力に基づいてＢＥ倍信号ＭＥ倍信号出力す
るものである。書込選択データレジスタ２〜５゜アンド
回路６〜９及びデータ入力バッファ１０〜１３の構成に
ついては前述した従来例と同様である。
さて本実施例の書込タイミング発生回路２０は第２図に
示すようにＲＡＳ信号、ＣＡＳ信号、ＷＥ倍信号論理積
をとるアンド回路２１を有しており、その出力は直接又
は遅延回路（Ｄ）２２とインバータ２３を介してアンド
回路２４に与えられる。アンド回路２４はこれらの出力
の論理積をとることによってＭＥ倍信号出力するもので
ある。
示すようにＲＡＳ信号、ＣＡＳ信号、ＷＥ倍信号論理積
をとるアンド回路２１を有しており、その出力は直接又
は遅延回路（Ｄ）２２とインバータ２３を介してアンド
回路２４に与えられる。アンド回路２４はこれらの出力
の論理積をとることによってＭＥ倍信号出力するもので
ある。
又ＣＡＳ信号は直接に、ＷＴＥ信号は遅延回路２５を介
してアンド回路２６に与えられる。アンド回路２６はこ
れらの入力の論理積信号をアンド回路２７の一方の入力
端に与え、又遅延回路２８゜インバータ２９を介してア
ンド回路２７の他方の入力端に与える。アンド回路２７
はこれらの入力信号の論理積をＢＥ倍信号して出力する
ものである。
してアンド回路２６に与えられる。アンド回路２６はこ
れらの入力の論理積信号をアンド回路２７の一方の入力
端に与え、又遅延回路２８゜インバータ２９を介してア
ンド回路２７の他方の入力端に与える。アンド回路２７
はこれらの入力信号の論理積をＢＥ倍信号して出力する
ものである。
次に本実施例の動作について第３図を参照しつつ説明す
る。まず第３図に示すようにＲＡＳ信号が立下る時刻ｔ
、にＷＥ倍信号ロウレベルであれば書込動作が開始され
る。書込タイミング発生回路２１ではＣＡＳ信号の立下
り時である時刻ｔ、より一定期間ＭＥ信号を出力する。
る。まず第３図に示すようにＲＡＳ信号が立下る時刻ｔ
、にＷＥ倍信号ロウレベルであれば書込動作が開始され
る。書込タイミング発生回路２１ではＣＡＳ信号の立下
り時である時刻ｔ、より一定期間ＭＥ信号を出力する。
このときデータ人出力端子！１０ｆ （ｉ＝１〜４）
に入力されたデータＤ４が書込選択データＭ２となり、
書込選択データレジスタ２〜５の各ビットにＭ Ｄ ｉ
として保持される。そしてＣＡＳ信号の立下り時点ｔ
８から適当なタイミングでＷＴＥ信号がアクティブにな
り、ＣＡＳ信号の立上り時点の時刻【、で書込タイミン
グ発生回路２０はＢＥ倍信号発生し、データ入力バッフ
ァ１０〜１３を適当な期間活性化する。このとき書込選
択データＭ２とＢＥ倍信号がアンド回路６〜９によって
論理積演算され、その出力によってデータ入力バッファ
１０〜１３の出力Ｉ ／ Ｏｉ及び反転出力ｌ１０ｉ
（ｉ＝１〜４）を選択制御する。即ち書込選択データ
Ｍ２によって書込データＤ５が書込選択される。
に入力されたデータＤ４が書込選択データＭ２となり、
書込選択データレジスタ２〜５の各ビットにＭ Ｄ ｉ
として保持される。そしてＣＡＳ信号の立下り時点ｔ
８から適当なタイミングでＷＴＥ信号がアクティブにな
り、ＣＡＳ信号の立上り時点の時刻【、で書込タイミン
グ発生回路２０はＢＥ倍信号発生し、データ入力バッフ
ァ１０〜１３を適当な期間活性化する。このとき書込選
択データＭ２とＢＥ倍信号がアンド回路６〜９によって
論理積演算され、その出力によってデータ入力バッファ
１０〜１３の出力Ｉ ／ Ｏｉ及び反転出力ｌ１０ｉ
（ｉ＝１〜４）を選択制御する。即ち書込選択データ
Ｍ２によって書込データＤ５が書込選択される。
次にＲＡＳ信号及びＷＥ倍信号ロウレベルのままＣＡＳ
信号の立下り時点時刻り、。でページモードに移行し、
再びＭＥ倍信号活性化される。このときデータ入力端子
１ ／ Ｏｉに入力されたデータＤ６が書込選択データ
Ｍ３として書込選択データレジスタ２〜５に保持される
。そしてＣＡＳ信号の立上り時点時刻ｔｌ＋からＢＥ倍
信号発生し、データ入力バッファ１０〜１３を適当な期
間活性化する。このとき書込選択データＭ３とＢＥ倍信
号がアンド回路６〜９によって論理積演算され、その出
力によってデータ入力バッファ１０〜１３の出力１ ／
Ｏｉ及び反転出力ｌ１０ｉ （ｉ＝１〜４）を選択
制御する。即ち書込選択データＭ３によって書込データ
Ｄ７が書込選択されることとなる。
信号の立下り時点時刻り、。でページモードに移行し、
再びＭＥ倍信号活性化される。このときデータ入力端子
１ ／ Ｏｉに入力されたデータＤ６が書込選択データ
Ｍ３として書込選択データレジスタ２〜５に保持される
。そしてＣＡＳ信号の立上り時点時刻ｔｌ＋からＢＥ倍
信号発生し、データ入力バッファ１０〜１３を適当な期
間活性化する。このとき書込選択データＭ３とＢＥ倍信
号がアンド回路６〜９によって論理積演算され、その出
力によってデータ入力バッファ１０〜１３の出力１ ／
Ｏｉ及び反転出力ｌ１０ｉ （ｉ＝１〜４）を選択
制御する。即ち書込選択データＭ３によって書込データ
Ｄ７が書込選択されることとなる。
〔発明の効果］
以上詳細に説明したように本発明の半導体記憶装置は、
書込選択をカラムアドレスが変化する毎に逐−設定する
ことができるようにしている。従ってベージモードで各
サイクル毎に書込選択データの設定をすることができる
という効果が得られる。
書込選択をカラムアドレスが変化する毎に逐−設定する
ことができるようにしている。従ってベージモードで各
サイクル毎に書込選択データの設定をすることができる
という効果が得られる。
第１図は本発明の一実施例による半導体記憶装置の回路
構成を示すブロック図、第２図は書込タイミング発生回
路の構成を示す回路図、第３図は本実施例の動作を示す
タイミングチャート、第４図は従来の半導体記憶装置の
回路構成を示すブロック図、第５図は従来の回路タイミ
ング発生回路の構成を示す回路図、第６図は従来の動作
を示すタイミングチャートである。 ド回路、 １０〜１３−−−−一・〜データ人カバッ
ファ、１ ／ Ｏｉ −−−−一・−入出力端子。 特許出願人 松下電器産業株式会社 代 理 人 弁理士 岡本宜喜 １．２０−・−一一一一書込タイミング発生回路、 ２
〜５書込選択データレジスタ、 ６〜９・−・・−ア
ン第 図 第 図 第 図 第 図 第 図
構成を示すブロック図、第２図は書込タイミング発生回
路の構成を示す回路図、第３図は本実施例の動作を示す
タイミングチャート、第４図は従来の半導体記憶装置の
回路構成を示すブロック図、第５図は従来の回路タイミ
ング発生回路の構成を示す回路図、第６図は従来の動作
を示すタイミングチャートである。 ド回路、 １０〜１３−−−−一・〜データ人カバッ
ファ、１ ／ Ｏｉ −−−−一・−入出力端子。 特許出願人 松下電器産業株式会社 代 理 人 弁理士 岡本宜喜 １．２０−・−一一一一書込タイミング発生回路、 ２
〜５書込選択データレジスタ、 ６〜９・−・・−ア
ン第 図 第 図 第 図 第 図 第 図
Claims (1)
- （１）並列の書込選択データ及び書込データが与えられ
る複数の入力端子に夫々接続された書込選択データレジ
スタと、 前記入力端子の夫々に接続されデータを保持して出力す
るデータ入力バッファと、 前記書込選択データレジスタの夫々の出力とデータ入力
バッファイネーブル信号との論理積をとることによって
夫々のデータ入力バッファをアクティブとする論理積回
路と、を具備する半導体記憶装置であって、 同一のロウアドレスの異なったカラムアドレスに連続的
にデータを書込む際にカラムアドレスストローブ信号の
変化時に与えられる書込選択データを保持すべく書込選
択レジスタイネーブル信号を前記書込選択データレジス
タに出力し、書込データが与えられる毎に前記各論理積
回路に前記データ入力バッファイネーブル信号を与える
書込タイミング発生回路を具備することを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210907A JPH0492284A (ja) | 1990-08-07 | 1990-08-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210907A JPH0492284A (ja) | 1990-08-07 | 1990-08-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492284A true JPH0492284A (ja) | 1992-03-25 |
Family
ID=16597046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210907A Pending JPH0492284A (ja) | 1990-08-07 | 1990-08-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492284A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010277677A (ja) * | 2009-05-28 | 2010-12-09 | Hynix Semiconductor Inc | バッファ制御信号生成回路及びこれを用いた半導体メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234495A (ja) * | 1987-03-23 | 1988-09-29 | Nec Corp | 書込み制御回路 |
-
1990
- 1990-08-07 JP JP2210907A patent/JPH0492284A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234495A (ja) * | 1987-03-23 | 1988-09-29 | Nec Corp | 書込み制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010277677A (ja) * | 2009-05-28 | 2010-12-09 | Hynix Semiconductor Inc | バッファ制御信号生成回路及びこれを用いた半導体メモリ装置 |
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