JPH0578855B2 - - Google Patents
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- JPH0578855B2 JPH0578855B2 JP60267707A JP26770785A JPH0578855B2 JP H0578855 B2 JPH0578855 B2 JP H0578855B2 JP 60267707 A JP60267707 A JP 60267707A JP 26770785 A JP26770785 A JP 26770785A JP H0578855 B2 JPH0578855 B2 JP H0578855B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- signal
- register
- selection
- microinstruction
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にレジスタを
順次繰返し選択するマイクロ命令を備えたマイク
ロプログラム制御方式の情報処理装置に関する。
順次繰返し選択するマイクロ命令を備えたマイク
ロプログラム制御方式の情報処理装置に関する。
従来、この種の情報処理装置は、１個のマイク
ロ命令の実行により個々のレジスタを順次１回ず
つ選択することはできたが、１個のマイクロ命令
の実行により、個々のレジスタを順次１回ずつ選
択する動作を複数回繰返して実行することはでき
なかつた。
ロ命令の実行により個々のレジスタを順次１回ず
つ選択することはできたが、１個のマイクロ命令
の実行により、個々のレジスタを順次１回ずつ選
択する動作を複数回繰返して実行することはでき
なかつた。
例えば、２個のレジスタＡ，Ｂを１個のマイク
ロ命令の実行により、順次、 レジスタＡ レジスタＢ というように選択することはできた。
ロ命令の実行により、順次、 レジスタＡ レジスタＢ というように選択することはできた。
しかし、１個のマイクロ命令の実行により交互
に繰返し レジスタＡ レジスタＢ レジスタＡ レジスタＢ レジスタＡ レジスタＢ というように選択することができなかつた。
に繰返し レジスタＡ レジスタＢ レジスタＡ レジスタＢ レジスタＡ レジスタＢ というように選択することができなかつた。
このため、例えば、フレキシブルデイスクのア
ドレスマーク処理のように、データパターン
“4489H”を連続３回繰返して処理する必要があ
る場合は、“4489H”を処理するマイクロ命令を
３個用意して順次実行する等の対策が不可欠であ
つた。
ドレスマーク処理のように、データパターン
“4489H”を連続３回繰返して処理する必要があ
る場合は、“4489H”を処理するマイクロ命令を
３個用意して順次実行する等の対策が不可欠であ
つた。
上述した従来の情報処理装置は、１個のマイク
ロ命令の実行により個々のレジスタを順次１回ず
つ選択する動作を複数回繰返して実行することが
できないため、このようなレジスタ選択処理の繰
返し動作を実行させる場合、マイクロ命令の容量
が大となるという欠点があつた。
ロ命令の実行により個々のレジスタを順次１回ず
つ選択する動作を複数回繰返して実行することが
できないため、このようなレジスタ選択処理の繰
返し動作を実行させる場合、マイクロ命令の容量
が大となるという欠点があつた。
本発明の目的は、１個のマイクロ命令の実行に
より個々のレジスタを順次１回ずつ選択する動作
を複数回繰返して実行することができる情報処理
装置を提供することにある。
より個々のレジスタを順次１回ずつ選択する動作
を複数回繰返して実行することができる情報処理
装置を提供することにある。
本発明の情報処理装置は、マイクロプログラム
を格納した制御メモリ内のアドレスを指定するマ
イクロ命令プログラムカウンタと、複数のレジス
タからなるレジスタ群と、マイクロ命令を解読し
て第１のカウンタ選択信号、第２のカウンタ選択
信号、前記レジスタ群のレジスタアドレスを指定
するレジスタアドレス信号及び前記レジスタ群の
レジスタを選択する回数であるカウンタ選択回数
信号とを少なくとも有する制御信号を発生するデ
コーダと、前記第１のカウンタ選択信号によつて
選択されてリセツト状態からカウント動作へ移行
する第１のカウンタと、前記第２のカウンタ選択
信号によつて選択される第２のカウンタと、前記
第１のカウンタ選択信号のレベルに応じて前記第
１のカウンタの出力又は前記レジスタアドレス信
号のいずれかを選択して前記カウンタ群に供給す
るマルチプレクサと、前記カウンタ選択回数信号
と前記第２のカウンタの出力を比較し、比較結果
の出力を前記第２のカウンタのリセツト端子と前
記マイクロ命令プログラムカウンタとに供給する
比較器とを含み、前記第１のカウンタ選択信号が
アクテイブの間に前記第１のカウンタを前記カウ
ンタ選択回数信号で規定される回数だけ選択する
ようにしたというものである。
を格納した制御メモリ内のアドレスを指定するマ
イクロ命令プログラムカウンタと、複数のレジス
タからなるレジスタ群と、マイクロ命令を解読し
て第１のカウンタ選択信号、第２のカウンタ選択
信号、前記レジスタ群のレジスタアドレスを指定
するレジスタアドレス信号及び前記レジスタ群の
レジスタを選択する回数であるカウンタ選択回数
信号とを少なくとも有する制御信号を発生するデ
コーダと、前記第１のカウンタ選択信号によつて
選択されてリセツト状態からカウント動作へ移行
する第１のカウンタと、前記第２のカウンタ選択
信号によつて選択される第２のカウンタと、前記
第１のカウンタ選択信号のレベルに応じて前記第
１のカウンタの出力又は前記レジスタアドレス信
号のいずれかを選択して前記カウンタ群に供給す
るマルチプレクサと、前記カウンタ選択回数信号
と前記第２のカウンタの出力を比較し、比較結果
の出力を前記第２のカウンタのリセツト端子と前
記マイクロ命令プログラムカウンタとに供給する
比較器とを含み、前記第１のカウンタ選択信号が
アクテイブの間に前記第１のカウンタを前記カウ
ンタ選択回数信号で規定される回数だけ選択する
ようにしたというものである。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例のブロツク図であ
る。
る。
この実施例は、マイクロプログラムを格納した
制御メモリ内のアドレスを指定する４ビツトカウ
ンタからなるマイクロ命令プログラムカウンタ１
と、複数のレジスタからなるレジスタ群３と、マ
イクロ命令を解読して第１のカウンタ選択信号
４、第２のカウンタ選択信号５、レジスタ群３の
レジスタアドレスを指定するレジスタアドレス信
号６及びレジスタ群３のレジスタを選択する回数
であるカウンタ選択回数信号７とを少なくとも有
する制御信号を発生するデコーダ２と、第１のカ
ウンタ選択信号４によつて選択されてリセツト状
態からカウント動作へ移行する１ビツト・バイナ
リ・アツプカウンタからなる第１のカウンタ８
と、第２のカウンタ選択信号５によつて選択され
る３ビツト・バイナリ・アツプカウンタからなる
第２のカウンタ９と、第１のカウンタ選択信号４
のレベルに応じて第１のカウンタ８の出力又はレ
ジスタアドレス信号６のいずれかを選択してレジ
スタ群３に供給するマルチプレクサ１１と、カウ
ンタ選択回数信号７と第２のカウンタ９の出力を
比較し、比較結果の出力を第２のカウンタ９のリ
セツト端子とマイクロ命令プログラムカウンタ１
とに供給する比較器１０とを含み、第１のカウン
タ選択信号４がアクテイブの間に第１のカウンタ
８をカウンタ選択回数信号７で規定される回数だ
け選択するようにしたというものである。
制御メモリ内のアドレスを指定する４ビツトカウ
ンタからなるマイクロ命令プログラムカウンタ１
と、複数のレジスタからなるレジスタ群３と、マ
イクロ命令を解読して第１のカウンタ選択信号
４、第２のカウンタ選択信号５、レジスタ群３の
レジスタアドレスを指定するレジスタアドレス信
号６及びレジスタ群３のレジスタを選択する回数
であるカウンタ選択回数信号７とを少なくとも有
する制御信号を発生するデコーダ２と、第１のカ
ウンタ選択信号４によつて選択されてリセツト状
態からカウント動作へ移行する１ビツト・バイナ
リ・アツプカウンタからなる第１のカウンタ８
と、第２のカウンタ選択信号５によつて選択され
る３ビツト・バイナリ・アツプカウンタからなる
第２のカウンタ９と、第１のカウンタ選択信号４
のレベルに応じて第１のカウンタ８の出力又はレ
ジスタアドレス信号６のいずれかを選択してレジ
スタ群３に供給するマルチプレクサ１１と、カウ
ンタ選択回数信号７と第２のカウンタ９の出力を
比較し、比較結果の出力を第２のカウンタ９のリ
セツト端子とマイクロ命令プログラムカウンタ１
とに供給する比較器１０とを含み、第１のカウン
タ選択信号４がアクテイブの間に第１のカウンタ
８をカウンタ選択回数信号７で規定される回数だ
け選択するようにしたというものである。
なお、１２はマイクロプログラムの格納されて
いる制御メモリ（図示しない）から取出されたマ
イクロ命令をデコーダ２に入力する16ビツト幅の
入力バス、１３はデコーダ２のデコードタイミン
グを与えるデコードタイミング信号、１４はレジ
スタ群３のレジスタを選択するタイミングを与え
るカウンタ選択タイミング信号で１ビツト・バイ
ナリ・アツプカウンタからなる第１のカウンタ
８、レジスタ群３、３ビツト・バイナリ・アツプ
カウンタからなる第２のカウンタ９とに供給され
る。
いる制御メモリ（図示しない）から取出されたマ
イクロ命令をデコーダ２に入力する16ビツト幅の
入力バス、１３はデコーダ２のデコードタイミン
グを与えるデコードタイミング信号、１４はレジ
スタ群３のレジスタを選択するタイミングを与え
るカウンタ選択タイミング信号で１ビツト・バイ
ナリ・アツプカウンタからなる第１のカウンタ
８、レジスタ群３、３ビツト・バイナリ・アツプ
カウンタからなる第２のカウンタ９とに供給され
る。
次に、この実施例の動作について説明する。
第２図ａ〜ｆは第１図に示す実施例を動作させ
るときの信号の波形図である。
るときの信号の波形図である。
レジスタを指定するレジスタフイールドとレジ
スタを選択する回数を指定するカウンタフイール
ドとを少なくとも有するマイクロ命令が制御メモ
リから取出され入力バス１２を経てデコーダ２に
入力され、解読されると第２図ａに示すデコーダ
タイミング信号１３、第２図ｂに示すレジスタ選
択タイミング信号１４に従つてレジスタの選択が
開始される。
スタを選択する回数を指定するカウンタフイール
ドとを少なくとも有するマイクロ命令が制御メモ
リから取出され入力バス１２を経てデコーダ２に
入力され、解読されると第２図ａに示すデコーダ
タイミング信号１３、第２図ｂに示すレジスタ選
択タイミング信号１４に従つてレジスタの選択が
開始される。
第２図ｃ，ｄに示すように、第１のカウンタ選
択信号４が低レベル“Ｌ”でインアクテイブの間
は１ビツト・バイナリ・アツプカウンタ８はリセ
ツト状態となり、その出力信号１５は“Ｌ”であ
る。この時、第２図ｅに示すように、マルチプレ
クサ１１はレジスタアドレス信号６を選択して出
力する。レジスタ群３はレジスタアドレス入力信
号６をレジスタ選択タイミング信号１４の立上り
エツジでラツチしてアドレス情報を得るので第１
のカウンタ選択信号４がインアクテイブの間はレ
ジスタ群３はマイクロ命令のコードにより直接ア
ドレシングされる。
択信号４が低レベル“Ｌ”でインアクテイブの間
は１ビツト・バイナリ・アツプカウンタ８はリセ
ツト状態となり、その出力信号１５は“Ｌ”であ
る。この時、第２図ｅに示すように、マルチプレ
クサ１１はレジスタアドレス信号６を選択して出
力する。レジスタ群３はレジスタアドレス入力信
号６をレジスタ選択タイミング信号１４の立上り
エツジでラツチしてアドレス情報を得るので第１
のカウンタ選択信号４がインアクテイブの間はレ
ジスタ群３はマイクロ命令のコードにより直接ア
ドレシングされる。
時刻において第１のカウンタ選択信号４がア
クテイブ（高レベル“Ｈ”）になると、１ビツ
ト・バイナリ・アツプカウンタ８はカウント可能
状態となり、その後第１のカウンタ選択信号４が
アクテイブの間にレジスタ選択タイミング信号１
４の立下りエツジを検出すると、カウント動作を
行い、１ビツト・バイナリ・アツプカウンタ８の
出力信号１５のレベルを反転する。また、第１の
選択信号４がアクテイブの間マルチプレクサ１１
は１ビツト・バイナリ・アツプカウンタ８の出力
信号１５を選択して出力する。このため、レジス
タ群３は１ビツト・バイナリ・アツプカウンタ８
の出力信号をカウンタ選択タイミング信号１４の
立上りエツジでラツチしてアドレシングされるこ
とになる。レジスタ群３は８ビツトレジスタＡと
８ビツトレジスタＢとから構成され、マルチプレ
クサ１１の出力信号１６が“Ｌ”の時はレジスタ
Ａ、“Ｈ”の時はレジスタＢが選択されるので出
力信号１５の反転毎にレジスタＡ、レジスタＢが
交互に選択されることになる。
クテイブ（高レベル“Ｈ”）になると、１ビツ
ト・バイナリ・アツプカウンタ８はカウント可能
状態となり、その後第１のカウンタ選択信号４が
アクテイブの間にレジスタ選択タイミング信号１
４の立下りエツジを検出すると、カウント動作を
行い、１ビツト・バイナリ・アツプカウンタ８の
出力信号１５のレベルを反転する。また、第１の
選択信号４がアクテイブの間マルチプレクサ１１
は１ビツト・バイナリ・アツプカウンタ８の出力
信号１５を選択して出力する。このため、レジス
タ群３は１ビツト・バイナリ・アツプカウンタ８
の出力信号をカウンタ選択タイミング信号１４の
立上りエツジでラツチしてアドレシングされるこ
とになる。レジスタ群３は８ビツトレジスタＡと
８ビツトレジスタＢとから構成され、マルチプレ
クサ１１の出力信号１６が“Ｌ”の時はレジスタ
Ａ、“Ｈ”の時はレジスタＢが選択されるので出
力信号１５の反転毎にレジスタＡ、レジスタＢが
交互に選択されることになる。
一方、レジスタ選択サイクルである第２図に示
す時間領域においては第２のカウンタ選択信号５
は常に“Ｈ”であり、３ビツト・バイナリ・アツ
プカウンタ９はレジスタ選択タイミング信号１４
の立上りエツジ毎にカウント動作を行い、カウン
ト値をカウンタ出力バス１８に出力する。
す時間領域においては第２のカウンタ選択信号５
は常に“Ｈ”であり、３ビツト・バイナリ・アツ
プカウンタ９はレジスタ選択タイミング信号１４
の立上りエツジ毎にカウント動作を行い、カウン
ト値をカウンタ出力バス１８に出力する。
第２図ｆに示すように、時刻の直前で比較器
１０の出力信号がアクテイブ（“Ｈ”）となり、３
ビツト・バイナリ・アツプカウンタ９をリセツト
しているため時刻においてカウンタ出力バス１
７の内容は“０”である。その後レジスタ選択タ
イミング信号１４の立上りエツジ毎にカウンタ出
力バス１７の内容は“１”、“２”、“３”、……と
遷移していく。比較器１０はカウンタ選択回数信
号７とカウンタ出力バス１７の内容とを比較す
る。時刻から時刻の直後のデコードタイミン
グ信号１３の立上りエツジまで、カウンタ選択回
数信号７は“６”であるとする。
１０の出力信号がアクテイブ（“Ｈ”）となり、３
ビツト・バイナリ・アツプカウンタ９をリセツト
しているため時刻においてカウンタ出力バス１
７の内容は“０”である。その後レジスタ選択タ
イミング信号１４の立上りエツジ毎にカウンタ出
力バス１７の内容は“１”、“２”、“３”、……と
遷移していく。比較器１０はカウンタ選択回数信
号７とカウンタ出力バス１７の内容とを比較す
る。時刻から時刻の直後のデコードタイミン
グ信号１３の立上りエツジまで、カウンタ選択回
数信号７は“６”であるとする。
時刻において、３ビツト・バイナリ・アツプ
カウンタのカウンタ出力バス１７の内容が“６”
に等しくなると、比較器１０の出力は“Ｈ”とな
り、３ビツト・バイナリ・アツプカウンタ９はリ
セツトされ、カウンタ出力バス１７の内容は
“０”に戻り、比較器１０の出力は“Ｌ”となり、
比較器１０から一つのパルスが発生したことにな
る。このパルスはマイクロ命令プログラムカウン
タへステツプ信号として供給されるので、次のマ
イクロ命令が入力バス１２に出力される。
カウンタのカウンタ出力バス１７の内容が“６”
に等しくなると、比較器１０の出力は“Ｈ”とな
り、３ビツト・バイナリ・アツプカウンタ９はリ
セツトされ、カウンタ出力バス１７の内容は
“０”に戻り、比較器１０の出力は“Ｌ”となり、
比較器１０から一つのパルスが発生したことにな
る。このパルスはマイクロ命令プログラムカウン
タへステツプ信号として供給されるので、次のマ
イクロ命令が入力バス１２に出力される。
その後デコードタイミング信号１３の立上りで
次のマイクロ命令がデコードされ、第１のカウン
タ選択信号４がインアクテイブになる。
次のマイクロ命令がデコードされ、第１のカウン
タ選択信号４がインアクテイブになる。
以上説明したように、時刻から時刻の間
に、 レジスタＡ レジスタＢ レジスタＡ レジスタＢ レジスタＡ レジスタＢ というように選択されることになる。従つて、例
えば、フレキシブルデイスクのアドレスマーク処
理のように同一のデータパターンを連続３回繰返
して処理する場合にも同一のマイクロ命令群を３
個用意して順次実行する必要はなくなる。
に、 レジスタＡ レジスタＢ レジスタＡ レジスタＢ レジスタＡ レジスタＢ というように選択されることになる。従つて、例
えば、フレキシブルデイスクのアドレスマーク処
理のように同一のデータパターンを連続３回繰返
して処理する場合にも同一のマイクロ命令群を３
個用意して順次実行する必要はなくなる。
以上、第１のカウンタが１ビツトで、第２のカ
ウンタが３ビツトの場合について説明したが、第
１のカウンタが２ビツトのときは、４個のレジス
タＡ，Ｂ，Ｃ，Ｄを選択でき、カウンタ選択回数
信号が８ならばレジスタＡ，Ｂ，Ｃ，Ｄ，Ａ，
Ｂ，Ｃ，Ｄのように合計８回レジスタを選択でき
る。一般に第１のカウンタは１以上の任意の整数
をＭとして、Ｍビツトのカウンタとし、第２のカ
ウンタはＭ以上の整数をＮとして、Ｎビツトのカ
ウンタとすることができる。カウンタ選択回数信
号もマイクロ命令により任意に設定し得ることは
いうまでもない。
ウンタが３ビツトの場合について説明したが、第
１のカウンタが２ビツトのときは、４個のレジス
タＡ，Ｂ，Ｃ，Ｄを選択でき、カウンタ選択回数
信号が８ならばレジスタＡ，Ｂ，Ｃ，Ｄ，Ａ，
Ｂ，Ｃ，Ｄのように合計８回レジスタを選択でき
る。一般に第１のカウンタは１以上の任意の整数
をＭとして、Ｍビツトのカウンタとし、第２のカ
ウンタはＭ以上の整数をＮとして、Ｎビツトのカ
ウンタとすることができる。カウンタ選択回数信
号もマイクロ命令により任意に設定し得ることは
いうまでもない。
以上説明したように本発明は、選択するレジス
タの個数に対応したビツトの第１のカウンタと、
レジスタの選択回数をカウントする第２のカウン
タとを設けることにより、１個のマイクロ命令の
実行によつて個々のカウンタを順次１回ずつ選択
する動作を複数回繰返して実行することができる
ので、レジスタに対して連続して繰返し同一処理
を実行する場合マイクロ命令の容量を減少するこ
とができるという効果がある。
タの個数に対応したビツトの第１のカウンタと、
レジスタの選択回数をカウントする第２のカウン
タとを設けることにより、１個のマイクロ命令の
実行によつて個々のカウンタを順次１回ずつ選択
する動作を複数回繰返して実行することができる
ので、レジスタに対して連続して繰返し同一処理
を実行する場合マイクロ命令の容量を減少するこ
とができるという効果がある。
第１図は本発明の一実施例のブロツク図、第２
図ａ〜ｆは第１図に示す一実施例を動作させると
きの信号の波形図である。 １……４ビツトカウンタ、２……デコーダ、３
……レジスタ群、４……第１のカウンタ選択信
号、５……第２のカウンタ選択信号、６……レジ
スタアドレス信号、７……カウンタ選択回数信
号、８……１ビツト・バイナリ・アツプカウタか
らなる第１のカウンタ、９……３ビツト・バイナ
リ・アツプカウンタからなる第２のカウンタ、１
０……比較器、１１……マルチプレクサ、１２…
…入力バス、１３……デコードタイミング信号、
１４……レジスタ選択タイミング信号。
図ａ〜ｆは第１図に示す一実施例を動作させると
きの信号の波形図である。 １……４ビツトカウンタ、２……デコーダ、３
……レジスタ群、４……第１のカウンタ選択信
号、５……第２のカウンタ選択信号、６……レジ
スタアドレス信号、７……カウンタ選択回数信
号、８……１ビツト・バイナリ・アツプカウタか
らなる第１のカウンタ、９……３ビツト・バイナ
リ・アツプカウンタからなる第２のカウンタ、１
０……比較器、１１……マルチプレクサ、１２…
…入力バス、１３……デコードタイミング信号、
１４……レジスタ選択タイミング信号。
Claims (1)
- １ マイクロプログラムを格納した制御メモリ内
のアドレスを指定するマイクロ命令プログラムカ
ウンタと、複数のレジスタからなるレジスタ群
と、マイクロ命令を解読して第１のカウンタ選択
信号、第２のカウンタ選択信号、前記レジスタ群
のレジスタアドレスを指定するレジスタアドレス
信号及び前記レジスタ群のレジスタを選択する回
数であるカウンタ選択回数信号とを少なくとも有
する制御信号を発生するデコーダと、前記第１の
カウンタ選択信号によつて選択されてリセツト状
態からカウント動作へ移行する第１のカウンタ
と、前記第２のカウンタ選択信号によつて選択さ
れる第２のカウンタと、前記第１のカウンタ選択
信号のレベルに応じて前記第１のカウンタの出力
又は前記レジスタアドレス信号のいずれかを選択
して前記レジスタ群に供給するマルチプレクサ
と、前記カウンタ選択回数信号と前記第２のカウ
ンタの出力を比較し、比較結果の出力を前記第２
のカウンタのリセツト端子と前記マイクロ命令プ
ログラムカウンタとに供給する比較器とを含み、
前記第１のカウンタ選択信号がアクテイブの間に
前記第１のカウンタを前記カウンタ選択回数信号
で規定される回数だけ選択するようにしたことを
特徴とする情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267707A JPS62126440A (ja) | 1985-11-27 | 1985-11-27 | 情報処理装置 |
| EP86116503A EP0224267A3 (en) | 1985-11-27 | 1986-11-27 | Data processing apparatus |
| US06/936,063 US4827405A (en) | 1985-11-27 | 1986-11-28 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267707A JPS62126440A (ja) | 1985-11-27 | 1985-11-27 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126440A JPS62126440A (ja) | 1987-06-08 |
| JPH0578855B2 true JPH0578855B2 (ja) | 1993-10-29 |
Family
ID=17448425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267707A Granted JPS62126440A (ja) | 1985-11-27 | 1985-11-27 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4827405A (ja) |
| EP (1) | EP0224267A3 (ja) |
| JP (1) | JPS62126440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015060285A1 (ja) | 2013-10-22 | 2015-04-30 | 日東工器株式会社 | 電動ドライバ操作情報表示器、及び操作情報表示機能付き電動ドライバ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0334624A3 (en) * | 1988-03-23 | 1993-03-31 | Du Pont Pixel Systems Limited | Microcoded computer system |
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