JPH0376493B2 - - Google Patents
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- JPH0376493B2 JPH0376493B2 JP58121140A JP12114083A JPH0376493B2 JP H0376493 B2 JPH0376493 B2 JP H0376493B2 JP 58121140 A JP58121140 A JP 58121140A JP 12114083 A JP12114083 A JP 12114083A JP H0376493 B2 JPH0376493 B2 JP H0376493B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- incoming signal
- multiplication
- frequency
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Transmitters (AREA)
Description
【発明の詳細な説明】
本発明は一般的には到来電圧信号の平方根を求
めるための回路に関し、詳しくいうと、その構成
素子の精度レベルより高い精度レベルを与える開
平回路に関する。
めるための回路に関し、詳しくいうと、その構成
素子の精度レベルより高い精度レベルを与える開
平回路に関する。
算術演算は計装システムにおいてしばしば出て
くる。たとえソフトウエア技術がこれら演算に使
用できても、多くの応用においてプログラム記憶
式計算機システムを使用してこれら演算を実行す
ることは経済的にうまくゆかない。このために、
また半導体技術の急速な進歩のために、デイジタ
ル技術および方法が計装システムにおいて非常に
重要となつている。かくして、ハードウエアシス
テムが現在は多くの特別の算術演算を実行してい
る。
くる。たとえソフトウエア技術がこれら演算に使
用できても、多くの応用においてプログラム記憶
式計算機システムを使用してこれら演算を実行す
ることは経済的にうまくゆかない。このために、
また半導体技術の急速な進歩のために、デイジタ
ル技術および方法が計装システムにおいて非常に
重要となつている。かくして、ハードウエアシス
テムが現在は多くの特別の算術演算を実行してい
る。
ハードウエアに関して、加算、減算、乗算、お
よび他の算術機能を実行するようにレート乗算器
が他の回路構成素子とともに構成できる。これら
回路のきびしい制限は、精度を上げるためにはよ
り大きなデイジタルワードサイズを使用しなけれ
ばならないということである。このことは必要と
する回路を対応的に増大させ、また処理が直列態
様で行なわれるので処理時間の増大をまねく。そ
の上、多くの場合に、ハードウエアは大部分の計
装システムと合致しないデイジタル入力および出
力形式を要求する。
よび他の算術機能を実行するようにレート乗算器
が他の回路構成素子とともに構成できる。これら
回路のきびしい制限は、精度を上げるためにはよ
り大きなデイジタルワードサイズを使用しなけれ
ばならないということである。このことは必要と
する回路を対応的に増大させ、また処理が直列態
様で行なわれるので処理時間の増大をまねく。そ
の上、多くの場合に、ハードウエアは大部分の計
装システムと合致しないデイジタル入力および出
力形式を要求する。
上述のことから、比較的小さなワードサイズを
使用し、しかも高精度を有し、さらにアナログ入
力および出力形式と合致する開平回路を開発する
ことが待望されている。
使用し、しかも高精度を有し、さらにアナログ入
力および出力形式と合致する開平回路を開発する
ことが待望されている。
本発明は従来技術に関連した上記問題ならびに
他の問題を、高精度の、しかも比較的小さなワー
ドサイズを使用する開平器回路を提供することに
よつて解決するものである。この回路は縦続形態
に接続された一対の４ビツトレート乗算器を使用
する。これらレート乗算器の周波数（等価的には
出力デユーテイサイクル）を制御するために４ビ
ツトアツプ／ダウンカウンタが使用される。アツ
プ／ダウンカウンタの数の二乗に関係する縦続接
続形態の第２のレート乗算器のデユーテイサイク
ルは第１のローパスフイルタによつてアナログ信
号に変換され、電圧コンパレータにより到来信号
と比較される。コンパレータの出力はアツプ／ダ
ウンカウンタの動作を制御するために使用され
る。二乗されるカウンタ値が入力電圧を追跡して
いる限り、縦続接続形態の第１のレート乗算器の
出力デユーテイサイクルは、その後第２のローパ
スフイルタによつてアナログ形式に変換される入
力信号の平方根に関係する。
他の問題を、高精度の、しかも比較的小さなワー
ドサイズを使用する開平器回路を提供することに
よつて解決するものである。この回路は縦続形態
に接続された一対の４ビツトレート乗算器を使用
する。これらレート乗算器の周波数（等価的には
出力デユーテイサイクル）を制御するために４ビ
ツトアツプ／ダウンカウンタが使用される。アツ
プ／ダウンカウンタの数の二乗に関係する縦続接
続形態の第２のレート乗算器のデユーテイサイク
ルは第１のローパスフイルタによつてアナログ信
号に変換され、電圧コンパレータにより到来信号
と比較される。コンパレータの出力はアツプ／ダ
ウンカウンタの動作を制御するために使用され
る。二乗されるカウンタ値が入力電圧を追跡して
いる限り、縦続接続形態の第１のレート乗算器の
出力デユーテイサイクルは、その後第２のローパ
スフイルタによつてアナログ形式に変換される入
力信号の平方根に関係する。
第１のローパスフイルタの出力に、到来信号と
比較する前に、小さなランプ（傾斜波）信号を加
えることによつて、４ビツト以上の精度が回路の
出力に得られる。このランプ信号は隣接する４ビ
ツトLSB（最下位ビツト）レベル間のこの比較に
デイザ技法（小さな振動）を施こし、アツプ／ダ
ウンカウンタを真の値の差に比例するデユーテイ
サイクルで真のレベルに関して振動させる。この
デイザは第２のローパスフイルタによつて平滑化
され、４ビツト以上の精度を有する平方根アナロ
グ信号が得られる。
比較する前に、小さなランプ（傾斜波）信号を加
えることによつて、４ビツト以上の精度が回路の
出力に得られる。このランプ信号は隣接する４ビ
ツトLSB（最下位ビツト）レベル間のこの比較に
デイザ技法（小さな振動）を施こし、アツプ／ダ
ウンカウンタを真の値の差に比例するデユーテイ
サイクルで真のレベルに関して振動させる。この
デイザは第２のローパスフイルタによつて平滑化
され、４ビツト以上の精度を有する平方根アナロ
グ信号が得られる。
以下、本発明の好ましい実施例について添付図
面を参照して詳細に説明する。なお、添付図面は
本発明の好ましい実施例を記載する目的のための
ものであり、本発明をこれに限定することを意図
するものではない。第１図は開平を達成するのに
必要な回路１０の概略図である。この開平回路１
０はクロツク発生器１２，４ビツトアツプ／ダウ
ンカウンタ１４，４ビツトレート乗算器１６およ
び１８、ローパスフイルタ２０および２２、ラン
プ整形回路２４、加算回路２６、電圧コンパレー
タ２８、およびインバータ３０より構成されてい
る。
面を参照して詳細に説明する。なお、添付図面は
本発明の好ましい実施例を記載する目的のための
ものであり、本発明をこれに限定することを意図
するものではない。第１図は開平を達成するのに
必要な回路１０の概略図である。この開平回路１
０はクロツク発生器１２，４ビツトアツプ／ダウ
ンカウンタ１４，４ビツトレート乗算器１６およ
び１８、ローパスフイルタ２０および２２、ラン
プ整形回路２４、加算回路２６、電圧コンパレー
タ２８、およびインバータ３０より構成されてい
る。
第１図から理解できるように、４ビツトアツ
プ／ダウンカウンタ１４の出力（QAないしQD）
は４ビツトレート乗算器１６および１８に対する
入力ＡないしＤにそれぞれ接続されている。クロ
ツク発生器１２のC1出力はランプ整形回路２４
の入力に接続されている。クロツク発生器１２の
C2出力は４ビツトレート乗算器１６のクロツク
（CLK）およびストローブ（ST）入力に、なら
びに４ビツトレート乗算器１８のストローブ
（ST）入力に接続されている。４ビツトレート乗
算器１６の出力は４ビツトレート乗算器１８のク
ロツク（CLK）入力に接続されており、従つて
これらレート乗算器１６，１８を縦続接続形態に
おく。乗算器１６の出力はローパスフイルタ２２
にも接続されており、このローパスフイルタ２２
の出力は回路１０の出力でもある。４ビツトレー
ト乗算器１８の出力はローパスフイルタ２０に接
続されており、このローパスフイルタ２０の出力
はランプ整形回路２４の出力とともに加算回路２
６の入力に接続される。加算回路２６の出力は電
圧コンパレータ２８の正入力に接続され、また回
路入力電圧信号が電圧コンパレータ２８の負入力
に供給される。電圧コンパレータ２８の出力は４
ビツトアツプ／ダウンカウンタ１４のアツプ入力
（UP）に接続され、かつまた、インバータ３０の
入力にも接続されている。インバータ３０の出力
はカウンタ１４のダウン入力（DN）に接続され
ている。クロツク発生器１２のC3出力はこのカ
ウンタ１４のクロツク（CLK）入力に接続され
ている。
プ／ダウンカウンタ１４の出力（QAないしQD）
は４ビツトレート乗算器１６および１８に対する
入力ＡないしＤにそれぞれ接続されている。クロ
ツク発生器１２のC1出力はランプ整形回路２４
の入力に接続されている。クロツク発生器１２の
C2出力は４ビツトレート乗算器１６のクロツク
（CLK）およびストローブ（ST）入力に、なら
びに４ビツトレート乗算器１８のストローブ
（ST）入力に接続されている。４ビツトレート乗
算器１６の出力は４ビツトレート乗算器１８のク
ロツク（CLK）入力に接続されており、従つて
これらレート乗算器１６，１８を縦続接続形態に
おく。乗算器１６の出力はローパスフイルタ２２
にも接続されており、このローパスフイルタ２２
の出力は回路１０の出力でもある。４ビツトレー
ト乗算器１８の出力はローパスフイルタ２０に接
続されており、このローパスフイルタ２０の出力
はランプ整形回路２４の出力とともに加算回路２
６の入力に接続される。加算回路２６の出力は電
圧コンパレータ２８の正入力に接続され、また回
路入力電圧信号が電圧コンパレータ２８の負入力
に供給される。電圧コンパレータ２８の出力は４
ビツトアツプ／ダウンカウンタ１４のアツプ入力
（UP）に接続され、かつまた、インバータ３０の
入力にも接続されている。インバータ３０の出力
はカウンタ１４のダウン入力（DN）に接続され
ている。クロツク発生器１２のC3出力はこのカ
ウンタ１４のクロツク（CLK）入力に接続され
ている。
４ビツトレート乗算器１６および１８を縦続形
態に接続することによつて、乗算器１８の出力デ
ユーテイサイクルはアツプ／ダウンカウンタ１４
の値の二乗に関係し、他方、乗算器１６の出力デ
ユーテイサイクルはカウンタ１４の値に関係す
る。かくして、カウンタ１４はレート乗算器１
６，１８の出力デユーテイサイクルを調整（調整
の一つの具体的な態様については後述する）する
ために使用され、これら乗算器１６，１８の出力
デユーテイサイクルはカウンタ１４の値およびカ
ウンタ１４の値の二乗に関係する。
態に接続することによつて、乗算器１８の出力デ
ユーテイサイクルはアツプ／ダウンカウンタ１４
の値の二乗に関係し、他方、乗算器１６の出力デ
ユーテイサイクルはカウンタ１４の値に関係す
る。かくして、カウンタ１４はレート乗算器１
６，１８の出力デユーテイサイクルを調整（調整
の一つの具体的な態様については後述する）する
ために使用され、これら乗算器１６，１８の出力
デユーテイサイクルはカウンタ１４の値およびカ
ウンタ１４の値の二乗に関係する。
上記回路の動作は次の通りである。クロツク発
生器１２は４ビツトレート乗算器１６に周波数
F1を供給する。この周波数F1は代表的にはクリ
スタル制御されるが、しかし他の形式の安定な発
振器からのものでもよい。４ビツトレート乗算器
１６の出力は次式によつて周波数F1に関係する
周波数F2である。
生器１２は４ビツトレート乗算器１６に周波数
F1を供給する。この周波数F1は代表的にはクリ
スタル制御されるが、しかし他の形式の安定な発
振器からのものでもよい。４ビツトレート乗算器
１６の出力は次式によつて周波数F1に関係する
周波数F2である。
F2＝nF1／16
ここでｎは４ビツトアツプ／ダウンカウンタ１
４から出力される４ビツト２進数である。４ビツ
トレート乗算器１８の出力は次式によつて与えら
れる周波数F3である。
４から出力される４ビツト２進数である。４ビツ
トレート乗算器１８の出力は次式によつて与えら
れる周波数F3である。
F3＝nF2／16
この式にF2を代入すると、
F3＝n2F1／256
ローパスフイルタ２０および２２は積分によつ
て周波数信号をアナログレベルに変換する。第２
図はｎの値が１０であるとして図示した４ビツト
レート乗算器１６の出力の代表的波形を例示する
ものである。この波形のフイルタされた値、すな
わち平均値は、１６のパルスが存在するときに
VREF電圧レベルの1/2であり、ｎが１６より小さ
い場合には比例的に小さくなる。４ビツトレート
乗算器１８はその出力に256までのパルスを発生
できる。
て周波数信号をアナログレベルに変換する。第２
図はｎの値が１０であるとして図示した４ビツト
レート乗算器１６の出力の代表的波形を例示する
ものである。この波形のフイルタされた値、すな
わち平均値は、１６のパルスが存在するときに
VREF電圧レベルの1/2であり、ｎが１６より小さ
い場合には比例的に小さくなる。４ビツトレート
乗算器１８はその出力に256までのパルスを発生
できる。
ローパスフイルタ２０は４ビツトレート乗算器
１８から平均電圧レベルを提供する。このレベル
は基準電圧およびn2に依存し、かつクロツク発生
器１２の周波数F1とは無関係である。
１８から平均電圧レベルを提供する。このレベル
は基準電圧およびn2に依存し、かつクロツク発生
器１２の周波数F1とは無関係である。
ローパスフイルタ２２は４ビツトレート乗算器
１６からの波形に存在する平均電圧レベルを引き
出す。すなわち、ローパスフイルタ２２は４ビツ
トレート乗算器の出力の平均波形を発生するよう
動作し、その平均値は１６の存在し得るパルス群
当りに存在するパルスの数に比例する。従つて、
この出力電圧Eoは Eo＝AF2 となる。ここで、Ａは比例定数である。Eoと回
路入力Eiとの関係は Ei＝BF3 Ei＝Bn2F1／256 Eo＝AnF1／16 Eo＝ｎ（AF1／16） 上式で唯一の変数はｎの値である。従つて、 Eo＝A1√ ここで、A1は４ビツトレート乗算器１６の出
力波形の電圧振幅と個々のパルスの幅とによつて
決定される比例定数である。
１６からの波形に存在する平均電圧レベルを引き
出す。すなわち、ローパスフイルタ２２は４ビツ
トレート乗算器の出力の平均波形を発生するよう
動作し、その平均値は１６の存在し得るパルス群
当りに存在するパルスの数に比例する。従つて、
この出力電圧Eoは Eo＝AF2 となる。ここで、Ａは比例定数である。Eoと回
路入力Eiとの関係は Ei＝BF3 Ei＝Bn2F1／256 Eo＝AnF1／16 Eo＝ｎ（AF1／16） 上式で唯一の変数はｎの値である。従つて、 Eo＝A1√ ここで、A1は４ビツトレート乗算器１６の出
力波形の電圧振幅と個々のパルスの幅とによつて
決定される比例定数である。
デイザ技法なしの回路１０の動作を考えると、
ローパスフイルタ２０の出力が電圧コンパレータ
２８によつて入力電圧信号と比較される。この電
圧コンパレータ２８の出力は、入力電圧信号がロ
ーパスフイルタ２０の出力より大きいときにデイ
ジタルの１であり、また入力電圧信号がローパス
フイルタ２０の出力より小さいときにデイジタル
の０である。このデイジタル信号は４ビツトアツ
プ／ダウンカウンタ１４の計数の方向（増加、減
少）を制御するのに使用される。電圧コンパレー
タがアツプダウンカウンタ１４の出力を制御する
一つの具体的態様は以下の通りである。電圧コン
パレータ２８の出力がデイジタルの１である、す
なわち入力電圧信号がローパスフイルタ２０の出
力より大きいと仮定すると、このデイジタルの１
が４ビツトアツプ／ダウンカウンタ１４のアツプ
入力に供給され、一方、インバータ３０によつて
デイジタルの０がそのダウン入力に供給される。
これによつて４ビツトアツプ／ダウンカウンタ１
４はクロツク発生器１２からパルスを受信すると
２進の１デイジツト増加計数し、すなわちｎの値
が増加し、４ビツトレート乗算器１６および１８
の出力周波数および出力電圧を増大させる。同様
に、電圧コンパレータ２８の出力がデイジタルの
０である、すなわち入力電圧信号がローパスフイ
ルタ２０の出力より小さい場合には、このデイジ
タルの０が４ビツトアツプ／ダウンカウンタ１４
のアツプ入力に供給され、またデイジタルの１が
そのダウン入力に供給され、４ビツトアツプ／ダ
ウンカウンタ１４はクロツク発生器１２からパル
スを受信したときに２進の１デイジツト減少計数
する、すなわちｎの値が減少する。ｎの値の減少
により４ビツトレート乗算器１６および１８の出
力周波数および出力電圧が減少する。いずれの状
態においても、４ビツトレート乗算器１８、ロー
パスフイルタ２０および電圧コンパレータ２８よ
り構成されたフイードバツクループを閉じること
によつて、４ビツトアツプ／ダウンカウンタ１４
は入力電圧信号を追跡するn2の決定を行なう。上
述のようにして、例えば４ビツトアツプ／ダウン
カウンタ１４は乗算器１６，１８の動作を調整す
る。
ローパスフイルタ２０の出力が電圧コンパレータ
２８によつて入力電圧信号と比較される。この電
圧コンパレータ２８の出力は、入力電圧信号がロ
ーパスフイルタ２０の出力より大きいときにデイ
ジタルの１であり、また入力電圧信号がローパス
フイルタ２０の出力より小さいときにデイジタル
の０である。このデイジタル信号は４ビツトアツ
プ／ダウンカウンタ１４の計数の方向（増加、減
少）を制御するのに使用される。電圧コンパレー
タがアツプダウンカウンタ１４の出力を制御する
一つの具体的態様は以下の通りである。電圧コン
パレータ２８の出力がデイジタルの１である、す
なわち入力電圧信号がローパスフイルタ２０の出
力より大きいと仮定すると、このデイジタルの１
が４ビツトアツプ／ダウンカウンタ１４のアツプ
入力に供給され、一方、インバータ３０によつて
デイジタルの０がそのダウン入力に供給される。
これによつて４ビツトアツプ／ダウンカウンタ１
４はクロツク発生器１２からパルスを受信すると
２進の１デイジツト増加計数し、すなわちｎの値
が増加し、４ビツトレート乗算器１６および１８
の出力周波数および出力電圧を増大させる。同様
に、電圧コンパレータ２８の出力がデイジタルの
０である、すなわち入力電圧信号がローパスフイ
ルタ２０の出力より小さい場合には、このデイジ
タルの０が４ビツトアツプ／ダウンカウンタ１４
のアツプ入力に供給され、またデイジタルの１が
そのダウン入力に供給され、４ビツトアツプ／ダ
ウンカウンタ１４はクロツク発生器１２からパル
スを受信したときに２進の１デイジツト減少計数
する、すなわちｎの値が減少する。ｎの値の減少
により４ビツトレート乗算器１６および１８の出
力周波数および出力電圧が減少する。いずれの状
態においても、４ビツトレート乗算器１８、ロー
パスフイルタ２０および電圧コンパレータ２８よ
り構成されたフイードバツクループを閉じること
によつて、４ビツトアツプ／ダウンカウンタ１４
は入力電圧信号を追跡するn2の決定を行なう。上
述のようにして、例えば４ビツトアツプ／ダウン
カウンタ１４は乗算器１６，１８の動作を調整す
る。
このフイードバツクループの出力は、その性質
により、一定の入力電圧に対して、ｎの引続く値
の間を交互する。いずれの値も正確には正しくな
く、一方の値は高すぎるし、他方の値は低すぎ
る、すなわちこの回路は第３ａ図に例示するよう
に絶えずハンチングする。２つのｎの値によつて
決定される２つの電圧間の間隔に適合する入力電
圧の値の範囲がある。
により、一定の入力電圧に対して、ｎの引続く値
の間を交互する。いずれの値も正確には正しくな
く、一方の値は高すぎるし、他方の値は低すぎ
る、すなわちこの回路は第３ａ図に例示するよう
に絶えずハンチングする。２つのｎの値によつて
決定される２つの電圧間の間隔に適合する入力電
圧の値の範囲がある。
ローパスフイルタ２０の出力によつて決定され
るｎの平均値は２つの交互する値間の中間であ
る。これは±１／２の誤差を与える可能性がある。
るｎの平均値は２つの交互する値間の中間であ
る。これは±１／２の誤差を与える可能性がある。
十分な大きさのデイザ電圧、すなわち可変電圧が
ローパスフイルタ２０の出力に加えられる、また
は出力から減ぜられるならば、ｎの値はデイザ信
号の周期の一部分の間一対の値間を交互し、また
デイザ信号の周期の他の部分の間ｎの１単位だけ
増加または減少する他の２つの値間を交互する。
各対のｎの値間に存在する時間の部分は２つのｎ
の値に対してローパスフイルタ２０の出力の理想
値と比較した入力電圧信号の相対値によつて決定
される。第３ｂ図はｎ対ローパスフイルタ２０の
出力と比較した時間の関係を示す。
ローパスフイルタ２０の出力に加えられる、また
は出力から減ぜられるならば、ｎの値はデイザ信
号の周期の一部分の間一対の値間を交互し、また
デイザ信号の周期の他の部分の間ｎの１単位だけ
増加または減少する他の２つの値間を交互する。
各対のｎの値間に存在する時間の部分は２つのｎ
の値に対してローパスフイルタ２０の出力の理想
値と比較した入力電圧信号の相対値によつて決定
される。第３ｂ図はｎ対ローパスフイルタ２０の
出力と比較した時間の関係を示す。
デイザ電圧の時間による形状はｎの整数値間の
補間近似の形状を決定する。最も初等のものは直
線のこぎり波電圧であり、ｎの値間の線形（一
次）補外を与える。他の波形の形状が補間推定の
精度を改善するために使用できる。線形補間また
は補外波形は代表的には方形波を積分することに
よつて発生される。デイザ波形は零でない平均値
を含んではならない。含む場合には回路によつて
計算されるｎの値にオフセツトを導入することに
なる。この理由のため、ランプ整形回路２４によ
つて発生されるデイザ電圧は代表的には加算回路
２６に結合されたコンデンサである。
補間近似の形状を決定する。最も初等のものは直
線のこぎり波電圧であり、ｎの値間の線形（一
次）補外を与える。他の波形の形状が補間推定の
精度を改善するために使用できる。線形補間また
は補外波形は代表的には方形波を積分することに
よつて発生される。デイザ波形は零でない平均値
を含んではならない。含む場合には回路によつて
計算されるｎの値にオフセツトを導入することに
なる。この理由のため、ランプ整形回路２４によ
つて発生されるデイザ電圧は代表的には加算回路
２６に結合されたコンデンサである。
デイザ電圧の振幅はある値を加算および減算し
たときにｎの２つの隣接する値によつて決定され
る振幅を十分にカバーする必要がある。この回路
１０の動作は非直線であるから、ｎの隣接する値
はｎの大きな値からｎの小さな値に変化する電圧
差を与える。一定振幅のデイザはスケールの下端
部に設定された公称値からいずれの方向にも一対
以上のｎの値をカバーする。回路は、所望なら
ば、入力信号レベルに比例する振幅を有するデイ
ザ電圧を発生するように構成できる。
たときにｎの２つの隣接する値によつて決定され
る振幅を十分にカバーする必要がある。この回路
１０の動作は非直線であるから、ｎの隣接する値
はｎの大きな値からｎの小さな値に変化する電圧
差を与える。一定振幅のデイザはスケールの下端
部に設定された公称値からいずれの方向にも一対
以上のｎの値をカバーする。回路は、所望なら
ば、入力信号レベルに比例する振幅を有するデイ
ザ電圧を発生するように構成できる。
上述のことから、ランプ整形回路２４によるデ
イザ技法の使用は得られる精度を４ビツトより大
きくすることは明らかである。ランプ信号は隣接
する４ビツトLSB（最下位ビツト）レベル間の比
較にデイザ技法を施こし、４ビツトアツプ／ダウ
ンカウンタ１４を真の値の差に比例するデユーテ
イサイクルで真の（しかし４ビツトでは達成でき
ない）レベルに関して振動させる。このデイザは
ローパスフイルタ２２によつて平滑化され、４ビ
ツトよりも精度の高い平方根出力を生じさせる。
イザ技法の使用は得られる精度を４ビツトより大
きくすることは明らかである。ランプ信号は隣接
する４ビツトLSB（最下位ビツト）レベル間の比
較にデイザ技法を施こし、４ビツトアツプ／ダウ
ンカウンタ１４を真の値の差に比例するデユーテ
イサイクルで真の（しかし４ビツトでは達成でき
ない）レベルに関して振動させる。このデイザは
ローパスフイルタ２２によつて平滑化され、４ビ
ツトよりも精度の高い平方根出力を生じさせる。
要約すると、このデイザ技法の重要な意味はア
ナログ補間によりデイジタル回路で実行される計
算の分解能および精度を高めることである。この
技法はデイジタルに実行される計算の精度のビツ
ト数を２倍以上にすることができる。
ナログ補間によりデイジタル回路で実行される計
算の分解能および精度を高めることである。この
技法はデイジタルに実行される計算の精度のビツ
ト数を２倍以上にすることができる。
上述のことに関してこの分野の技術者には若干
の変更および改良が考えられるであろう。これら
変更および改良は簡明にするために記載してない
が、本発明の範囲内に入るものである。
の変更および改良が考えられるであろう。これら
変更および改良は簡明にするために記載してない
が、本発明の範囲内に入るものである。
第１図は本発明の回路の一実施例を示す回路構
成図、第２図は縦続接続形態の第１の４ビツトレ
ート乗算器の出力波形図、第３図は４ビツトアツ
プ／ダウンカウンタと縦続接続形態の第２の４ビ
ツトレート乗算器の出力に接続されたローパスフ
イルタのデイザ作用なしとデイザ作用ありの場合
の出力波形図である。 １０……開平回路、１２……クロツク発生器、
１４……４ビツトアツプ／ダウンカウンタ、１
６，１８……４ビツトレート乗算器、２０，２２
……ローパスフイルタ、２４……ランプ整形回
路、２６……加算回路、２８……電圧コンパレー
タ、３０……インバータ。
成図、第２図は縦続接続形態の第１の４ビツトレ
ート乗算器の出力波形図、第３図は４ビツトアツ
プ／ダウンカウンタと縦続接続形態の第２の４ビ
ツトレート乗算器の出力に接続されたローパスフ
イルタのデイザ作用なしとデイザ作用ありの場合
の出力波形図である。 １０……開平回路、１２……クロツク発生器、
１４……４ビツトアツプ／ダウンカウンタ、１
６，１８……４ビツトレート乗算器、２０，２２
……ローパスフイルタ、２４……ランプ整形回
路、２６……加算回路、２８……電圧コンパレー
タ、３０……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 到来信号Eiの平方根Eoを求めるための回路
１０において、 実質的に一定の周波数出力F1を発生する周波
数発生器１２と、 該周波数発生器１２に接続された第１の乗算手
段１６と、 前記周波数発生器１２および該第１の乗算手段
１６に接続された第２の乗算手段１８と、 前記第１および第２の乗算手段１６，１８に接
続され、２進出力ｎを発生するカウンタ手段１４
と、 前記第２の乗算手段１８に接続された比較手段
２８とを具備し、 前記第２の乗算手段１８および前記比較手段２
８はフイードバツクループを構成しており、 前記第１の乗算手段１６は、前記周波数出力
F1に前記カウンタ手段１４の２進出力ｎを乗算
して、周波数出力F2を発生し、 前記第２の乗算手段１８は、前記周波数出力
F2に前記カウンタ手段１４の２進出力ｎを乗算
して、周波数出力F3を発生し、 前記第２の乗算手段１８の周波数出力F3を到
来信号Eiと比較する比較手段２８は、前記第２の
乗算手段１８の周波数出力F3と前記到来信号Ei
間の差に応答して、前記カウンタ手段１４の２進
出力ｎを、ｎの引き続く値間で交互させる出力信
号を発生するよう動作し、 それにより、前記周波数出力F3は到来信号Ei
に関係付けられ且つ前記周波数出力F2は当該到
来信号Eiの平方根Eoに関係付けられることを特
徴とする到来信号Eiの平方根Eoを求めるための
回路。 ２ 前記第１および第２の乗算手段１６，１８が
縦続接続形態に接続され、前記第２の乗算手段１
８の出力F3を前記カウンタ手段１４の出力の二
乗n2に関係付けられるようにし、かつ前記第１の
乗算手段１６の出力F2を前記カウンタ手段１４
の出力ｎおよび前記到来信号Eiの平方根Eoに関
係付けられるようにする特許請求の範囲第１項記
載の回路。 ３ 前記第１の乗算手段１６の出力F2を受信す
るようにフイルタ手段２２が接続され、該フイル
タ手段２２が前記第１の乗算手段１６の出力F2
の平均波形を発生するよう動作し、この第１の乗
算手段の平均出力波形が前記到来信号Eiの平方根
Eoに関係付けられている特許請求の範囲第１項
〜第２項のいずれかに記載の回路。 ４ 前記第２の乗算手段１８の出力F3を受信す
るようにフイルタ手段２０が接続され、該フイル
タ手段２０が、前記比較手段２８によつて前記到
来信号Eiと比較される前記第２の乗算手段１８の
出力F3の平均波形を発生するよう動作する特許
請求の範囲第１項〜第３項のいずれかに記載の回
路。 ５ 前記第２の乗算手段１８の出力F3を変化さ
せて実質的に一定の到来信号Eiに対して前記カウ
ンタ手段１４の出力ｎを安定化させた特許請求の
範囲第１項〜第４項のいずれかに記載の回路。 ６ 前記第２の乗算手段１８の出力F3を変化さ
せる手段が前記第２の乗算手段１８の出力F3を
前記到来信号Eiと比較する前に前記第２の乗算手
段１８の出力F3と組合される信号を発生する手
段からなる特許請求の範囲第５項記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US395429 | 1982-07-06 | ||
| US06/395,429 US4470019A (en) | 1982-07-06 | 1982-07-06 | Rate multiplier square root extractor with increased accuracy for transmitter applications |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5941059A JPS5941059A (ja) | 1984-03-07 |
| JPH0376493B2 true JPH0376493B2 (ja) | 1991-12-05 |
Family
ID=23563004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121140A Granted JPS5941059A (ja) | 1982-07-06 | 1983-07-05 | 到来信号の平方根を求めるための回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4470019A (ja) |
| EP (1) | EP0099203A3 (ja) |
| JP (1) | JPS5941059A (ja) |
| AU (1) | AU1624083A (ja) |
| CA (1) | CA1182566A (ja) |
| IN (1) | IN158684B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11934799B2 (en) * | 2020-08-19 | 2024-03-19 | SiliconIntervention Inc. | Combinatorial logic circuits with feedback |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3280314A (en) * | 1963-07-12 | 1966-10-18 | Sperry Rand Corp | Digital circuitry for determining a binary square root |
| US3557348A (en) * | 1969-04-09 | 1971-01-19 | Westinghouse Electric Corp | Digital arithmetic system for computation of square roots and squares employing a rate multiplier |
| US3728535A (en) * | 1971-08-19 | 1973-04-17 | Textron Inc | Multi-channel analog multiplier and systems |
| DE2410633C2 (de) * | 1974-03-06 | 1983-08-25 | Robert Bosch Gmbh, 7000 Stuttgart | Schaltungsanordnung zur Umsetzung einer analogen Eingangsspannung in einen digitalen Ausgangswert |
| US4088960A (en) * | 1977-01-18 | 1978-05-09 | Osborne-Hoffman, Inc. | Monolithically integrable correlation detector |
| US4346346A (en) * | 1980-02-05 | 1982-08-24 | The United States Of America As Represented By The Department Of Health, Education And Welfare | Instrument for measuring true-RMS A.C. voltage and A.C. voltage fluctuations |
-
1982
- 1982-07-06 US US06/395,429 patent/US4470019A/en not_active Expired - Fee Related
-
1983
- 1983-06-24 AU AU16240/83A patent/AU1624083A/en not_active Abandoned
- 1983-06-28 EP EP83303725A patent/EP0099203A3/en not_active Withdrawn
- 1983-06-30 CA CA000431558A patent/CA1182566A/en not_active Expired
- 1983-07-02 IN IN824/CAL/83A patent/IN158684B/en unknown
- 1983-07-05 JP JP58121140A patent/JPS5941059A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| CA1182566A (en) | 1985-02-12 |
| EP0099203A3 (en) | 1986-02-12 |
| IN158684B (ja) | 1987-01-03 |
| EP0099203A2 (en) | 1984-01-25 |
| US4470019A (en) | 1984-09-04 |
| JPS5941059A (ja) | 1984-03-07 |
| AU1624083A (en) | 1984-01-12 |
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