JPH0579183B2 - - Google Patents
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- JPH0579183B2 JPH0579183B2 JP62088261A JP8826187A JPH0579183B2 JP H0579183 B2 JPH0579183 B2 JP H0579183B2 JP 62088261 A JP62088261 A JP 62088261A JP 8826187 A JP8826187 A JP 8826187A JP H0579183 B2 JPH0579183 B2 JP H0579183B2
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- resistance
- metal layer
- resistivity metal
- resistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に関し、特に並列型アナロ
グ／デジタル変換器が搭載された半導体装置に関
する。
グ／デジタル変換器が搭載された半導体装置に関
する。
［従来の技術］
並列型アナログ／デジタル（Ａ／Ｄ）変換器の
基準電圧発生用基準抵抗（以下、基準抵抗とい
う）は、通常、アルミニウム配線で形成されてい
る。これは、比較器の入力電流の影響をさけるた
めに、分解能に比例して基準抵抗の抵抗値を小さ
くする必要があるからである（信学会半導体トラ
ンジスタ研試料SSD82−2P9（1982）“高速低消費
電力8bit並列型Ａ／Ｄ変換LSI”）。例えば、分解
能が8bitである場合には、基準抵抗を約0.2Ωに
し、分解能が5bitの場合には基準抵抗を数Ωにす
る必要がある。
基準電圧発生用基準抵抗（以下、基準抵抗とい
う）は、通常、アルミニウム配線で形成されてい
る。これは、比較器の入力電流の影響をさけるた
めに、分解能に比例して基準抵抗の抵抗値を小さ
くする必要があるからである（信学会半導体トラ
ンジスタ研試料SSD82−2P9（1982）“高速低消費
電力8bit並列型Ａ／Ｄ変換LSI”）。例えば、分解
能が8bitである場合には、基準抵抗を約0.2Ωに
し、分解能が5bitの場合には基準抵抗を数Ωにす
る必要がある。
［発明が解決しようとする問題点］
しかしながら、従来技術により５乃至6bitの分
解能で通信分野で要求される性能をもつ信頼性が
高いＡ／Ｄ変換器を得るには以下のような問題点
がある。第１に、前述したように分解能が５乃至
6bitの並列型Ａ／Ｄ変換器の基準抵抗の抵抗値
は、数Ω程度であるが、アルミニウム配線でこの
ような抵抗値を得るには、アルミニウムの抵抗率
が低いため抵抗長（線長）を長くし、抵抗幅（線
幅）を細くする必要がある。そうすると、抵抗精
度及び耐マイグレーシヨン性等の信頼性特性が低
下する。第２に、耐マイグレーシヨン性を向上さ
せるためには、抵抗幅を広くして電流密度を下げ
れば良いが、そうすると、所定の基準抵抗値にす
るために、抵抗長を一層長くせざるを得ず、配線
領域の面積の増大及び加工精度の低下という問題
点が生じる。第３に、抵抗長が長くなると、抵抗
層を湾曲させて配置する必要があるため、湾曲部
での電流密度の変化により、耐マイグレーシヨン
性が悪化してしまう。また、抵抗長が長いと、設
計時の抵抗配置が複雑になるという欠点もある。
通信分野においては、分解能は低いが８乃至
10bitの高精度を要求される場合がある。しかし
ながら、従来の並列型Ａ／Ｄ変換器ではこのよう
な要求を満足させることは困難である。
解能で通信分野で要求される性能をもつ信頼性が
高いＡ／Ｄ変換器を得るには以下のような問題点
がある。第１に、前述したように分解能が５乃至
6bitの並列型Ａ／Ｄ変換器の基準抵抗の抵抗値
は、数Ω程度であるが、アルミニウム配線でこの
ような抵抗値を得るには、アルミニウムの抵抗率
が低いため抵抗長（線長）を長くし、抵抗幅（線
幅）を細くする必要がある。そうすると、抵抗精
度及び耐マイグレーシヨン性等の信頼性特性が低
下する。第２に、耐マイグレーシヨン性を向上さ
せるためには、抵抗幅を広くして電流密度を下げ
れば良いが、そうすると、所定の基準抵抗値にす
るために、抵抗長を一層長くせざるを得ず、配線
領域の面積の増大及び加工精度の低下という問題
点が生じる。第３に、抵抗長が長くなると、抵抗
層を湾曲させて配置する必要があるため、湾曲部
での電流密度の変化により、耐マイグレーシヨン
性が悪化してしまう。また、抵抗長が長いと、設
計時の抵抗配置が複雑になるという欠点もある。
通信分野においては、分解能は低いが８乃至
10bitの高精度を要求される場合がある。しかし
ながら、従来の並列型Ａ／Ｄ変換器ではこのよう
な要求を満足させることは困難である。
本発明はかかる事情に鑑みてなされたものであ
つて、Ａ／Ｄ変換器の基準電圧発生用基準抵抗
を、信頼性特性の向上と抵抗設計の最適化との双
方を満足するように個別的に設計することができ
る半導体装置を提供することを目的とする。
つて、Ａ／Ｄ変換器の基準電圧発生用基準抵抗
を、信頼性特性の向上と抵抗設計の最適化との双
方を満足するように個別的に設計することができ
る半導体装置を提供することを目的とする。
［問題点を解決するための手段］
本発明は、Ａ／Ｄ変換器の基準電圧発生用抵抗
体を白金又は白金シリサイド層を含む抵抗層とこ
の抵抗層上に電極取り出しのために選択的に形成
された複数の金又はアルミニウム層とを有して構
成したことを特徴としている。
体を白金又は白金シリサイド層を含む抵抗層とこ
の抵抗層上に電極取り出しのために選択的に形成
された複数の金又はアルミニウム層とを有して構
成したことを特徴としている。
［作用］
この発明においては、基準電圧発生用基準抵抗
を、抵抗率が比較的高い抵抗層（例えば、層抵抗
が数Ω／□）と、抵抗率が低い抵抗層（例えば、
層抵抗が数10乃至数100ｍΩ／□）との直列接続
体として構成する。従つて、信頼性特性上の要求
から抵抗幅を決定した上で、各抵抗層の抵抗長の
比率を調節することにより所望の抵抗値を得るこ
とができる。
を、抵抗率が比較的高い抵抗層（例えば、層抵抗
が数Ω／□）と、抵抗率が低い抵抗層（例えば、
層抵抗が数10乃至数100ｍΩ／□）との直列接続
体として構成する。従つて、信頼性特性上の要求
から抵抗幅を決定した上で、各抵抗層の抵抗長の
比率を調節することにより所望の抵抗値を得るこ
とができる。
［実施例］
以下、添付の図面を参照してこの発明の実施例
について、具体的に説明する。
について、具体的に説明する。
第１図乃至第３図は本発明の第１の実施例を示
し、第１図は半導体装置の並列型Ａ／Ｄ変換器部
分の接続回路図、第２図は基準抵抗の平面図、第
３図は第２図の−線による基準抵抗の断面図
である。
し、第１図は半導体装置の並列型Ａ／Ｄ変換器部
分の接続回路図、第２図は基準抵抗の平面図、第
３図は第２図の−線による基準抵抗の断面図
である。
第１図に示すように変換ビツト数がｎの並列型
Ａ／Ｄ変換器においては、C1，C2，C3，…C2o-1
の2n−１個の比較器が配設されており、その各比
較器の一方の入力端子には、アナログ入力端子
VINを介して、例えば、０〜−2Vのアナログ信号
が入力される。
Ａ／Ｄ変換器においては、C1，C2，C3，…C2o-1
の2n−１個の比較器が配設されており、その各比
較器の一方の入力端子には、アナログ入力端子
VINを介して、例えば、０〜−2Vのアナログ信号
が入力される。
一方、このＡ／Ｄ変換器の基準直流電流IREFの
供給端子RA（OV）とRB（−2V）との間に、R1，
R2，R3，…R2o-1の2n−１個の基準抵抗が直列接
続されている。抵抗R1とR2との接続点は配線W1
により比較器C1の他方の入力端子に接続され、
抵抗R2とR3との接続点は配線W2により比較器C2
の他方の入力端子に接続されている。このように
して、基準電流IREFが基準抵抗R1，R2，R3，…
R2o-1を流れることにより発生する基準電圧が、
配線W1，W2，W3，…W2o-1を介して、比較器
C1，C2，C3，…C2o-1に与えられる。
供給端子RA（OV）とRB（−2V）との間に、R1，
R2，R3，…R2o-1の2n−１個の基準抵抗が直列接
続されている。抵抗R1とR2との接続点は配線W1
により比較器C1の他方の入力端子に接続され、
抵抗R2とR3との接続点は配線W2により比較器C2
の他方の入力端子に接続されている。このように
して、基準電流IREFが基準抵抗R1，R2，R3，…
R2o-1を流れることにより発生する基準電圧が、
配線W1，W2，W3，…W2o-1を介して、比較器
C1，C2，C3，…C2o-1に与えられる。
本実施例においては、基準抵抗R1，R2，R3，
…R2o-1は、第３図に示すように、半導体基板１
上に選択的に被着された中抵抗率金属の層２と、
この中抵抗率金属層２上に選択的に被着された低
抵抗率金属層３とにより形成されている。層２
は、Ti層と、TiN層と、Pt層との３層構造を有
し、比較的高い抵抗率を有する。層３はAuで形
成されており、層２よりも抵抗率が低い。比較器
C1，C2，C3，…C2o-1の配列ピツチｈと同一の配
列ピツチで等間隔に配置された比較器の入力部
IN1，IN2，IN3，IN2o-1と基準抵抗R1，R2，R3，
…2o-1とを接続する配線層４は低抵抗率金属層３
を形成する際に、同一の材料で同時に形成され
る。
…R2o-1は、第３図に示すように、半導体基板１
上に選択的に被着された中抵抗率金属の層２と、
この中抵抗率金属層２上に選択的に被着された低
抵抗率金属層３とにより形成されている。層２
は、Ti層と、TiN層と、Pt層との３層構造を有
し、比較的高い抵抗率を有する。層３はAuで形
成されており、層２よりも抵抗率が低い。比較器
C1，C2，C3，…C2o-1の配列ピツチｈと同一の配
列ピツチで等間隔に配置された比較器の入力部
IN1，IN2，IN3，IN2o-1と基準抵抗R1，R2，R3，
…2o-1とを接続する配線層４は低抵抗率金属層３
を形成する際に、同一の材料で同時に形成され
る。
次に、中抵抗率金属層２及び低抵抗率金属層３
の形成方法について説明する。先ず、半導体基板
１上にスパツタ法によりTi層、TiN層及びPt層
の順に被着して中抵抗率金属層２用の３層構造体
を被着する。次に、低抵抗率金属層３及び配線層
４の形成領域以外の領域をホトレジストで覆い、
Auメツキ法により低抵抗率金属層３及び配線層
４を前記３層構造体の上部に形成する。その後、
このTi−TiN−Pt3層構造体のうち中抵抗率金属
層２として残す領域をホトレジストで覆い、Pt
イオンミリング法及びTiエツチング工程を介し
て、不要部分のTi−TiN−Pt層領域を除去する。
この場合に、Au層直下のTi−TiN−Pt層は除去
されずに残存する。
の形成方法について説明する。先ず、半導体基板
１上にスパツタ法によりTi層、TiN層及びPt層
の順に被着して中抵抗率金属層２用の３層構造体
を被着する。次に、低抵抗率金属層３及び配線層
４の形成領域以外の領域をホトレジストで覆い、
Auメツキ法により低抵抗率金属層３及び配線層
４を前記３層構造体の上部に形成する。その後、
このTi−TiN−Pt3層構造体のうち中抵抗率金属
層２として残す領域をホトレジストで覆い、Pt
イオンミリング法及びTiエツチング工程を介し
て、不要部分のTi−TiN−Pt層領域を除去する。
この場合に、Au層直下のTi−TiN−Pt層は除去
されずに残存する。
中抵抗率金属層２はPt層を1000Å程度にする
と約１Ω／□の層抵抗が得られ、低抵抗率金属層
３は数1000Åの厚さで約50ｍΩ／□の層抵抗が得
られる。なお、中抵抗率金属層２と抵抗率金属層
３の抵抗長の割合は、基準抵抗としての抵抗値に
より設計される。
と約１Ω／□の層抵抗が得られ、低抵抗率金属層
３は数1000Åの厚さで約50ｍΩ／□の層抵抗が得
られる。なお、中抵抗率金属層２と抵抗率金属層
３の抵抗長の割合は、基準抵抗としての抵抗値に
より設計される。
このように構成された並列型Ａ／Ｄ変換基搭載
の半導体装置によれば、基準電流IREFは、低抵抗
率金属層３が形成されていない領域は中抵抗率金
属層２を通流し、低抵抗率金属層３が形成されて
いる領域は低抵抗率金属層３を通流する。つま
り、基準電流IREFは中抵抗率金属層２と低抵抗率
金属層３とを交互に通流する。従つて、各基準抵
抗R1，R2，R3，…R2o-1は、中抵抗率金属層２の
領域の抵抗と、低抵抗率金属層３の領域の抵抗と
の直列接続体として把握される。
の半導体装置によれば、基準電流IREFは、低抵抗
率金属層３が形成されていない領域は中抵抗率金
属層２を通流し、低抵抗率金属層３が形成されて
いる領域は低抵抗率金属層３を通流する。つま
り、基準電流IREFは中抵抗率金属層２と低抵抗率
金属層３とを交互に通流する。従つて、各基準抵
抗R1，R2，R3，…R2o-1は、中抵抗率金属層２の
領域の抵抗と、低抵抗率金属層３の領域の抵抗と
の直列接続体として把握される。
例えば、分解能が５乃至6bitであるＡ／Ｄ変換
器用基準抵抗として２Ωの抵抗値を得る場合、中
抵抗率金属層２の形状は幅１に対し長さを２倍程
度とすれば良い。このため、信頼性特性上の要求
から決まる広さにまで抵抗幅を広げた場合でも、
抵抗長は比較器の配列ピツチｈを超えることはな
い。通常、比較器の配列ピツチｈは約150乃至
400μｍであるから、基準抵抗の抵抗幅は50乃至
150μｍまで広げることができ、信頼性特性上極
めて有利である。逆に、所望の抵抗値を得るのに
必要な中抵抗率金属層２の抵抗長が、比較器の配
列ピツチｈに対し短い場合においては、中抵抗率
金属層２と低抵抗率金属層３との抵抗長の比率を
低抵抗率金属層３側が大きくなるように変更する
ことにより、所望の抵抗値を高精度で得ることが
できる。このため、むやみに、抵抗幅を広げる必
要はない。
器用基準抵抗として２Ωの抵抗値を得る場合、中
抵抗率金属層２の形状は幅１に対し長さを２倍程
度とすれば良い。このため、信頼性特性上の要求
から決まる広さにまで抵抗幅を広げた場合でも、
抵抗長は比較器の配列ピツチｈを超えることはな
い。通常、比較器の配列ピツチｈは約150乃至
400μｍであるから、基準抵抗の抵抗幅は50乃至
150μｍまで広げることができ、信頼性特性上極
めて有利である。逆に、所望の抵抗値を得るのに
必要な中抵抗率金属層２の抵抗長が、比較器の配
列ピツチｈに対し短い場合においては、中抵抗率
金属層２と低抵抗率金属層３との抵抗長の比率を
低抵抗率金属層３側が大きくなるように変更する
ことにより、所望の抵抗値を高精度で得ることが
できる。このため、むやみに、抵抗幅を広げる必
要はない。
従つて、信頼性特性上から抵抗幅を決定し、所
望の抵抗値から各層２，３の抵抗長を設計するこ
とができる。また、Au及びPtはAlに比して耐マ
イグレーシヨン特性が極めて優れているので、抵
抗幅をAlの場合より細くしても、信頼性特性を
悪化させることはない。即ち、抵抗精度を得るの
に必要な最小寸法で設計することも可能となり、
従来に比して抵抗素子の形成面積を著しく縮小す
ることができる。
望の抵抗値から各層２，３の抵抗長を設計するこ
とができる。また、Au及びPtはAlに比して耐マ
イグレーシヨン特性が極めて優れているので、抵
抗幅をAlの場合より細くしても、信頼性特性を
悪化させることはない。即ち、抵抗精度を得るの
に必要な最小寸法で設計することも可能となり、
従来に比して抵抗素子の形成面積を著しく縮小す
ることができる。
次に、本発明の第２の実施例について、第４図
及び第５図を参照して説明する。この実施例は
PSA（ポリシリコン・セルフ・アライン）技術を
適用した場合の実施例である。第４図は基準抵抗
の平面図、第５図は第４図の−線による基準
抵抗の断面図である。この基準抵抗においては、
半導体基板５上にシリコン被膜６が選択的に形成
されており、このシリコン被膜６の表面に自己整
合（セルフ・アライン）技術によりPtSi層７が形
成されている。このPtSi層７上には絶縁膜８が形
成されており、絶縁膜８の上には各比較器に対応
して複数個のAl層９が断続的に被着されている。
絶縁膜８は各基準抵抗部分について２個の開口部
１０を有し、各Al層９とPtSi層７とは、開口部
１０を介して直列接続されている。また、第１実
施例と同じく比較器C1，C2，…C2o-1の入力部
IN1，IN2，…IN2o-1と基準抵抗とを接続する配
線層４はAl層９の形成と同時に形成される。
及び第５図を参照して説明する。この実施例は
PSA（ポリシリコン・セルフ・アライン）技術を
適用した場合の実施例である。第４図は基準抵抗
の平面図、第５図は第４図の−線による基準
抵抗の断面図である。この基準抵抗においては、
半導体基板５上にシリコン被膜６が選択的に形成
されており、このシリコン被膜６の表面に自己整
合（セルフ・アライン）技術によりPtSi層７が形
成されている。このPtSi層７上には絶縁膜８が形
成されており、絶縁膜８の上には各比較器に対応
して複数個のAl層９が断続的に被着されている。
絶縁膜８は各基準抵抗部分について２個の開口部
１０を有し、各Al層９とPtSi層７とは、開口部
１０を介して直列接続されている。また、第１実
施例と同じく比較器C1，C2，…C2o-1の入力部
IN1，IN2，…IN2o-1と基準抵抗とを接続する配
線層４はAl層９の形成と同時に形成される。
PtSi層７は膜厚を1000Å程度にすることにより
約２Ω／□の層抵抗が得られ、Al層９は約30ｍ
Ω／□の層抵抗を有する。本実施例によれば、前
述の第１実施例と同じく数Ωの基準抵抗を得る場
合に、PtSi層７の抵抗長を抵抗幅と同等か又は数
倍に設計することができる。このため比較器の配
列ピツチｈとの関係から、抵抗幅を約50乃至
100μｍまで広げることができる。また、PtSi層
７とAl層９との抵抗長の割合を適当に選ぶこと
により、所望の抵抗値を精度良く設計することが
できる。従つて、この第２実施例においては、従
来と同様に、耐マイグレーシヨン性があまり良く
ないAlを抵抗体として使用しても、その幅を数
倍以上に設計することができるという利点を有し
ているので、信頼性特性の向上を図ることができ
る。また、そのような場合でも従来例のように抵
抗長が著しく長くなることもないので、比較器の
配列ピツチｈで決まる寸法の中で最適な形状の基
準抵抗を得ることができる。
約２Ω／□の層抵抗が得られ、Al層９は約30ｍ
Ω／□の層抵抗を有する。本実施例によれば、前
述の第１実施例と同じく数Ωの基準抵抗を得る場
合に、PtSi層７の抵抗長を抵抗幅と同等か又は数
倍に設計することができる。このため比較器の配
列ピツチｈとの関係から、抵抗幅を約50乃至
100μｍまで広げることができる。また、PtSi層
７とAl層９との抵抗長の割合を適当に選ぶこと
により、所望の抵抗値を精度良く設計することが
できる。従つて、この第２実施例においては、従
来と同様に、耐マイグレーシヨン性があまり良く
ないAlを抵抗体として使用しても、その幅を数
倍以上に設計することができるという利点を有し
ているので、信頼性特性の向上を図ることができ
る。また、そのような場合でも従来例のように抵
抗長が著しく長くなることもないので、比較器の
配列ピツチｈで決まる寸法の中で最適な形状の基
準抵抗を得ることができる。
［発明の効果］
以上詳細に説明したように、本発明によれば、
基準電圧発生用基準抵抗を、例えば、数Ω／□の
層抵抗と数10〜数100ｍΩ／□の層抵抗とを有す
る金属又は金属シリサイドで形成することによ
り、従来より高精度で耐マイグレーシヨン性等の
信頼性特性が著しく向上した基準抵抗を極めて小
さな素子形成面積で実現することができる。
基準電圧発生用基準抵抗を、例えば、数Ω／□の
層抵抗と数10〜数100ｍΩ／□の層抵抗とを有す
る金属又は金属シリサイドで形成することによ
り、従来より高精度で耐マイグレーシヨン性等の
信頼性特性が著しく向上した基準抵抗を極めて小
さな素子形成面積で実現することができる。
第１図乃至第３図は本発明の第１実施例を示す
ものであつて、第１図はＡ／Ｄ変換器部分の接続
回路図、第２図は基準電圧発生用基準抵抗の平面
図、第３図は第２図の−線による断面図、第
４図及び第５図は本発明の第２実施例を示すもの
であつて、第４図は基準抵抗の平面図、第５図は
第４図の−線による断面図である。 １；半導体基板、２；中抵抗率金属層、３；低
抵抗率金属層、４；配線層、６；シリコン被膜、
７；PtSi層、８：絶縁膜、９；Al層、１０；開
口部、R1，R2，…R2o-1；基準抵抗、C1，C2，…
C2o-1；比較器。
ものであつて、第１図はＡ／Ｄ変換器部分の接続
回路図、第２図は基準電圧発生用基準抵抗の平面
図、第３図は第２図の−線による断面図、第
４図及び第５図は本発明の第２実施例を示すもの
であつて、第４図は基準抵抗の平面図、第５図は
第４図の−線による断面図である。 １；半導体基板、２；中抵抗率金属層、３；低
抵抗率金属層、４；配線層、６；シリコン被膜、
７；PtSi層、８：絶縁膜、９；Al層、１０；開
口部、R1，R2，…R2o-1；基準抵抗、C1，C2，…
C2o-1；比較器。
Claims (1)
- １ 半導体基板上にアナログデジタル変換器の基
準電圧発生用抵抗体が形成された半導体装置にお
いて、前記基準電圧発生用抵抗体は白金又は白金
シリサイド層を含む抵抗層とこの抵抗層上に電極
取り出しのために選択的に形成された複数の金又
はアルミニウム層とを有してなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088261A JPS63252458A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088261A JPS63252458A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63252458A JPS63252458A (ja) | 1988-10-19 |
| JPH0579183B2 true JPH0579183B2 (ja) | 1993-11-01 |
Family
ID=13937938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088261A Granted JPS63252458A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63252458A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005119759A1 (ja) * | 2004-06-01 | 2005-12-15 | Rohm Co., Ltd | 半導体装置および電子装置 |
-
1987
- 1987-04-09 JP JP62088261A patent/JPS63252458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63252458A (ja) | 1988-10-19 |
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