JPS63252458A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63252458A JPS63252458A JP62088261A JP8826187A JPS63252458A JP S63252458 A JPS63252458 A JP S63252458A JP 62088261 A JP62088261 A JP 62088261A JP 8826187 A JP8826187 A JP 8826187A JP S63252458 A JPS63252458 A JP S63252458A
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- resistor
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- metal layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野］
本発明は半導体装置に関し、特に並列型アナログ／デジ
タル変換器が搭載された半導体装置に関する。
タル変換器が搭載された半導体装置に関する。
［従来の技術］
並列型アナログ／デジタル（Ａ／Ｄ＞変換器の基準電圧
発生用基準抵抗（以下、基準抵抗という）は、通常、ア
ルミニウム配線で形成されている。
発生用基準抵抗（以下、基準抵抗という）は、通常、ア
ルミニウム配線で形成されている。
これは、比較器の入力電流の影響をさけるために、分解
能に比例して基準抵抗の抵抗値を小さくする必要がある
からである（低学会半導体トランジスタ研試料５ＳＤ８
２−２Ｐ９ （１９８２） “高速低消費電力８ ｂｉ
ｔ並列型Ａ／Ｄ変Ｄ！りＳ Ｉ”）。
能に比例して基準抵抗の抵抗値を小さくする必要がある
からである（低学会半導体トランジスタ研試料５ＳＤ８
２−２Ｐ９ （１９８２） “高速低消費電力８ ｂｉ
ｔ並列型Ａ／Ｄ変Ｄ！りＳ Ｉ”）。
例えば、分解能が８ ｂｉｔである場合には、基準抵抗
を約０．２Ωにし、分解能が５ ｂｉｔの場合には基準
抵抗を数Ωにする必要がある。
を約０．２Ωにし、分解能が５ ｂｉｔの場合には基準
抵抗を数Ωにする必要がある。
［ブを明が解決しようとする問題点］
しかしながら、従来技術により５乃至６ ｂｉｔの分解
能で通信分野で要求される性能をもつ信頼性が高いＡ／
Ｄ変換器を得るには以下のような問題点がある。第１に
、前述したように分解能が５乃至５ ｂｉｔの並列型Ａ
、’ Ｄ変換器の基準抵抗の抵抗値は、数Ω程度であ
るが、アルミニウム配線でこのような抵抗値を得るには
、アルミニウムの抵抗率が低いため抵抗長（Ｐｉｔ長）
を長くし、抵抗幅（線幅）を細くする必要がある。そう
すると、抵抗′ｖＩ度及び耐マイグレーション性等の信
頼性特性が低下する。第２に、耐マイグレーション性を
向上させるためには、抵抗幅を広くして電流密度を下げ
れば良いが、そうすると、所定の基準抵抗値にするため
に、抵抗長を一層長くせざるを得す、配線領域の面積の
増大及び加工精度の低下という問題点が生じる。第３に
、抵抗長が長くなると、抵抗層を湾曲させて配置する必
要があるため、湾曲部での電流密度の変化により、耐マ
イグレーション性が悪化してしまう。また、抵抗長が長
いと、設計時の抵抗配置が複雑になるという欠点もある
。
能で通信分野で要求される性能をもつ信頼性が高いＡ／
Ｄ変換器を得るには以下のような問題点がある。第１に
、前述したように分解能が５乃至５ ｂｉｔの並列型Ａ
、’ Ｄ変換器の基準抵抗の抵抗値は、数Ω程度であ
るが、アルミニウム配線でこのような抵抗値を得るには
、アルミニウムの抵抗率が低いため抵抗長（Ｐｉｔ長）
を長くし、抵抗幅（線幅）を細くする必要がある。そう
すると、抵抗′ｖＩ度及び耐マイグレーション性等の信
頼性特性が低下する。第２に、耐マイグレーション性を
向上させるためには、抵抗幅を広くして電流密度を下げ
れば良いが、そうすると、所定の基準抵抗値にするため
に、抵抗長を一層長くせざるを得す、配線領域の面積の
増大及び加工精度の低下という問題点が生じる。第３に
、抵抗長が長くなると、抵抗層を湾曲させて配置する必
要があるため、湾曲部での電流密度の変化により、耐マ
イグレーション性が悪化してしまう。また、抵抗長が長
いと、設計時の抵抗配置が複雑になるという欠点もある
。
通信分野においては、分解能は低いが８乃至１０ｂｉｔ
の高精度を要求される場合がある。しかしながら、従来
の並列型Ａ／Ｄ変換器ではこのような要求を満足させる
ことは困難である。
の高精度を要求される場合がある。しかしながら、従来
の並列型Ａ／Ｄ変換器ではこのような要求を満足させる
ことは困難である。
本発明はかかる事情に鑑みてなされたものであって、Ａ
／Ｄ変換器の基準電圧発生用基準抵抗を、信頼性特性の
向上と抵抗設計の最適化との双方を満足するように個別
的に設九４することができる半導体装置を提供すること
を目的とする。
／Ｄ変換器の基準電圧発生用基準抵抗を、信頼性特性の
向上と抵抗設計の最適化との双方を満足するように個別
的に設九４することができる半導体装置を提供すること
を目的とする。
［問題点を解決するための手段］
本発明に係る半導体装置は、半導体基板上にアナログデ
ジタル変換器の基準電圧発生用基準抵抗が形成された半
導体装置において、前記基準電圧発生用基準抵抗は抵抗
率が相互に異なる金属又は金属シリサイドで形成された
複数の抵抗層を有し、各抵抗層は直列接続されているこ
とを特徴とする。
ジタル変換器の基準電圧発生用基準抵抗が形成された半
導体装置において、前記基準電圧発生用基準抵抗は抵抗
率が相互に異なる金属又は金属シリサイドで形成された
複数の抵抗層を有し、各抵抗層は直列接続されているこ
とを特徴とする。
［作用］
この発明においては、基準電圧発生用基準抵抗を、抵抗
率が比較的高い抵抗層（例えば、層抵抗が教Ω／□）と
、抵抗率が低い抵抗層（例えば、層抵抗が数１０乃至数
１００ｍΩ／□）との直列接続体として構成する。従っ
て、信頼性特性上の要求から抵抗幅を決定した上で、各
抵抗層の抵抗長の比率を調節することにより所望の抵抗
値を得ることができる。
率が比較的高い抵抗層（例えば、層抵抗が教Ω／□）と
、抵抗率が低い抵抗層（例えば、層抵抗が数１０乃至数
１００ｍΩ／□）との直列接続体として構成する。従っ
て、信頼性特性上の要求から抵抗幅を決定した上で、各
抵抗層の抵抗長の比率を調節することにより所望の抵抗
値を得ることができる。
［実施例］
以下、添付の図面を参照してこの発明の実施例について
、具体的に説明する。
、具体的に説明する。
第１図乃至第３図は本発明の第１の実施例を示し、第１
図は半導体装置の並列型Ａ／Ｄ変換器部分の接続回路図
、第２図は基準抵抗の平面図、第３図は第２図の■−■
線による基準抵抗の断面図である。
図は半導体装置の並列型Ａ／Ｄ変換器部分の接続回路図
、第２図は基準抵抗の平面図、第３図は第２図の■−■
線による基準抵抗の断面図である。
第１図に示すように変換ビット数がｎの並列型Ａ／Ｄ変
換器においては、ｃｌ、Ｃ２，Ｃ３，・・・Ｃ２”−１
の２ｎ−１個の比較器が配設されており、その各比較器
の一方の入力端子には、アナログ入力端子ＶＩＮを介し
て、例えば、０〜−２Ｖのアナログ信号が入力される。
換器においては、ｃｌ、Ｃ２，Ｃ３，・・・Ｃ２”−１
の２ｎ−１個の比較器が配設されており、その各比較器
の一方の入力端子には、アナログ入力端子ＶＩＮを介し
て、例えば、０〜−２Ｖのアナログ信号が入力される。
一方、このＡ／Ｄ変換器の基準直流電流ＩＲＥＦの供給
端子尺八（ＯＶ）とＲｎ（−２Ｖ）との間に、Ｒ，ＲＲ
・・・Ｒ １２’ ３’ ２”−１の ２ｎ−１個の基準抵抗が直列接続されている。抵抗Ｒ１
とＲ２との接続点は配ＦＡＷ１により比較器Ｃ１の他方
の入力端子に接続され、抵抗Ｒ２とＲ３との接続点は配
線Ｗ２により比較器Ｃ２の他方の入力端子に接続されて
いる。このようにして、基準電流ＩＲＥＦが基準抵抗Ｒ
ＲＲ １・ ２・ ３・ ・・・Ｒ２”−１を流れることにより発生する基準電圧
が、配線Ｗ１．Ｗ２．Ｗ３．・・・Ｗ２．ｌ−１を介し
て、比較器ｃ１．ｃ２．ｃ３．・・・Ｃ２”−１に与え
られる。
端子尺八（ＯＶ）とＲｎ（−２Ｖ）との間に、Ｒ，ＲＲ
・・・Ｒ １２’ ３’ ２”−１の ２ｎ−１個の基準抵抗が直列接続されている。抵抗Ｒ１
とＲ２との接続点は配ＦＡＷ１により比較器Ｃ１の他方
の入力端子に接続され、抵抗Ｒ２とＲ３との接続点は配
線Ｗ２により比較器Ｃ２の他方の入力端子に接続されて
いる。このようにして、基準電流ＩＲＥＦが基準抵抗Ｒ
ＲＲ １・ ２・ ３・ ・・・Ｒ２”−１を流れることにより発生する基準電圧
が、配線Ｗ１．Ｗ２．Ｗ３．・・・Ｗ２．ｌ−１を介し
て、比較器ｃ１．ｃ２．ｃ３．・・・Ｃ２”−１に与え
られる。
本実施例においでは、基準抵抗ＲＲ
１・ ２・
Ｒ３，・・・Ｒ２”−１は、第３図に示すように、半導
体基板１上に選択的に被肴された中抵抗重金属の層２と
、この中抵抗重金属層２上に選択的に被着された低抵抗
率金属層３とにより形成されている。層２は、Ｔｉ層と
、ＴｉＮ層と、ｐｔ層との３層構造を有し、比較的高い
抵抗、率を有する。層３はＡｕで形成されており、層２
よりも抵抗率が低い。比較器ＣＩ”２．Ｃ３’ ”・Ｃ
２” −１の配列ピッチｈと同一の配列ピッチで等間隔
に配置された比較器の入力部ＩＮ、ＩＮ ＩＮｌ
２゛ ３・ ・・・ｌＮ２ｎ−１と基準抵抗Ｒ１，Ｒ，２，Ｒ３，・
・・Ｒ２ｎ−１とを接続する配線層４は低抵抗率金属層
３を形成する際に、同一の材料で同時に形成される。
体基板１上に選択的に被肴された中抵抗重金属の層２と
、この中抵抗重金属層２上に選択的に被着された低抵抗
率金属層３とにより形成されている。層２は、Ｔｉ層と
、ＴｉＮ層と、ｐｔ層との３層構造を有し、比較的高い
抵抗、率を有する。層３はＡｕで形成されており、層２
よりも抵抗率が低い。比較器ＣＩ”２．Ｃ３’ ”・Ｃ
２” −１の配列ピッチｈと同一の配列ピッチで等間隔
に配置された比較器の入力部ＩＮ、ＩＮ ＩＮｌ
２゛ ３・ ・・・ｌＮ２ｎ−１と基準抵抗Ｒ１，Ｒ，２，Ｒ３，・
・・Ｒ２ｎ−１とを接続する配線層４は低抵抗率金属層
３を形成する際に、同一の材料で同時に形成される。
次に、中抵抗重金Ｂ層２及び低抵抗率金属層３の形成方
法について説明する。先ず、半導体基板１上にスパッタ
法によりＴｉ層、ＴｉＮ０及びＰｔ層の順に被着して中
抵抗重金属層２用の３層構造体を被着する。次に、低抵
抗率金属層３及び配線層４の形成領域以外の領域をホト
レジストで覆い、ＡＬＪメッキ法により低抵抗率金属＠
３及び配線層４を前記３層構造体の上部に形成する。そ
の後、このＴｉ−ＴｉＮ−Ｐｔ３Ｍ構造体のうち中抵抗
重金属層２として残り領域をホトレジストで覆い、ｐｔ
イオンミリング法及びＴ１エツチング工程を介して、不
要部分のＴ ｉ −パＴ ｉ Ｎ −Ｐ を暖領域を除
去する。この場合に、ＡＵ層直下のＴｉ−ＴｉＮ−Ｐｔ
層は除去されずに残存覆る。
法について説明する。先ず、半導体基板１上にスパッタ
法によりＴｉ層、ＴｉＮ０及びＰｔ層の順に被着して中
抵抗重金属層２用の３層構造体を被着する。次に、低抵
抗率金属層３及び配線層４の形成領域以外の領域をホト
レジストで覆い、ＡＬＪメッキ法により低抵抗率金属＠
３及び配線層４を前記３層構造体の上部に形成する。そ
の後、このＴｉ−ＴｉＮ−Ｐｔ３Ｍ構造体のうち中抵抗
重金属層２として残り領域をホトレジストで覆い、ｐｔ
イオンミリング法及びＴ１エツチング工程を介して、不
要部分のＴ ｉ −パＴ ｉ Ｎ −Ｐ を暖領域を除
去する。この場合に、ＡＵ層直下のＴｉ−ＴｉＮ−Ｐｔ
層は除去されずに残存覆る。
中抵抗率金屈層２はＰｔ層をｉ ｏｏｏ人程度にすると
約１Ω／□の層抵抗が得られ、低抵抗重金′Ｎ層３は数
１０００人の厚さで約５０ｍΩ／□の層抵抗が得られる
。なお、中抵抗重金属層２と低抵抗率金属層３の抵抗長
の割合は、Ｍ層抵抗としての抵抗値により設計される。
約１Ω／□の層抵抗が得られ、低抵抗重金′Ｎ層３は数
１０００人の厚さで約５０ｍΩ／□の層抵抗が得られる
。なお、中抵抗重金属層２と低抵抗率金属層３の抵抗長
の割合は、Ｍ層抵抗としての抵抗値により設計される。
このように構成された並列望Ａ 、／ Ｄ変換器搭載の
２ｒ樽体装置によれば、基準電流ＩＲＥＦは、低抵抗率
金属層３が形成されていない領域は中抵抗重金属層２を
通流し、低抵抗率金属屑３が形成されている領域は低抵
抗率金属層３を通流する。つまり、基準電流ＩＲＥＦは
中抵抗重金属層２と低抵抗率金属層３とを交互に通流す
る。従って、各１・ ２・ ３・ ２ｎ−１は・中 基準抵抗ＲＲＲ・・何く 抵抗率金属層２の領域の抵抗と、低抵抗率金属１？？ｘ
３の領域の抵抗との直列接続体として把握される。
２ｒ樽体装置によれば、基準電流ＩＲＥＦは、低抵抗率
金属層３が形成されていない領域は中抵抗重金属層２を
通流し、低抵抗率金属屑３が形成されている領域は低抵
抗率金属層３を通流する。つまり、基準電流ＩＲＥＦは
中抵抗重金属層２と低抵抗率金属層３とを交互に通流す
る。従って、各１・ ２・ ３・ ２ｎ−１は・中 基準抵抗ＲＲＲ・・何く 抵抗率金属層２の領域の抵抗と、低抵抗率金属１？？ｘ
３の領域の抵抗との直列接続体として把握される。
例えば、分解能が５乃至６ ｂｉｔであるＡＩＤＩＤ変
換器用基層抵抗て２Ωの抵抗値を得る場合、中抵抗重金
属層２の形状は幅１に対し長さを２倍程度とすれば良い
。このため、信頼性特性上の要求から決まる広さにまで
抵抗幅を広げた場合でも、抵抗長は比較器の配列ピッチ
ｈを超えることはない。通常、比較器の配列ごツチｈは
約１５０乃至４００μｍであるから、基準抵抗の抵抗幅
は５０乃至１５０μｍまで広げることができ、信頼性特
性上極めて有利である。逆に、所望の抵抗値を得るのに
必要な中抵抗重金ｌｉＩ層２の抵抗長が、比較器の配列
ピッチｈに対し短い場合においては、中抵抗重金属層２
と低抵抗率金属層３との抵抗長の比率を低抵抗率金属層
３ ＃Ｊが大きくなるように変更することにより、所望
の抵抗値を高精度で得ることができる。このため、むや
みに、抵抗幅を広げる必要はない。
換器用基層抵抗て２Ωの抵抗値を得る場合、中抵抗重金
属層２の形状は幅１に対し長さを２倍程度とすれば良い
。このため、信頼性特性上の要求から決まる広さにまで
抵抗幅を広げた場合でも、抵抗長は比較器の配列ピッチ
ｈを超えることはない。通常、比較器の配列ごツチｈは
約１５０乃至４００μｍであるから、基準抵抗の抵抗幅
は５０乃至１５０μｍまで広げることができ、信頼性特
性上極めて有利である。逆に、所望の抵抗値を得るのに
必要な中抵抗重金ｌｉＩ層２の抵抗長が、比較器の配列
ピッチｈに対し短い場合においては、中抵抗重金属層２
と低抵抗率金属層３との抵抗長の比率を低抵抗率金属層
３ ＃Ｊが大きくなるように変更することにより、所望
の抵抗値を高精度で得ることができる。このため、むや
みに、抵抗幅を広げる必要はない。
従って、信頼性特性上から抵抗幅を決定し、所望の抵抗
値から各層２．３の抵抗長を設計することができる。ま
た、ＡＵ及びＰｔはＡＩ２に比して耐マイグレーシヨン
特性が極めて優れているので、抵抗幅をＡｌ、の場合よ
り細くしても、信頼性特性を悪化させることはない。即
ち、抵抗′ｖ１庶を得るのに必要な最小寸法で設計する
ことも可能となり、従来に比して抵抗素子の形成面積を
著しく縮小することができる。
値から各層２．３の抵抗長を設計することができる。ま
た、ＡＵ及びＰｔはＡＩ２に比して耐マイグレーシヨン
特性が極めて優れているので、抵抗幅をＡｌ、の場合よ
り細くしても、信頼性特性を悪化させることはない。即
ち、抵抗′ｖ１庶を得るのに必要な最小寸法で設計する
ことも可能となり、従来に比して抵抗素子の形成面積を
著しく縮小することができる。
次に、本発明の第２の実施例について、第４図及び第５
図を参照して説明する。この実施例はＰＳＡ （ポリシ
リコン・セルフ・アライン）技術を適用した場合の実施
例である。第４図は基準抵抗の平面図、第５図は第４図
のＶ−Ｖａによる基準抵抗の断面図である。この基準抵
抗においては、半導体基板５上にシリコン被膜６が選択
的に形成されており、このシリコン被膜６の表面に自己
整合（セルフ・アライン）技術によりＰｔｓ １ｆＷ７
が形成されている。このＰｔＳｉ層７上には絶縁膜８が
形成されており、絶縁膜８の上には各比較器に対応して
複数個のＡｌ層９が断続的に被着されている。絶縁膜８
は各基準抵抗部分について２錫の開口部１０を有し、各
Ａ２層９とＰｔＳ ｉ層７とは、開口部１０を介して直
列接続されている。
図を参照して説明する。この実施例はＰＳＡ （ポリシ
リコン・セルフ・アライン）技術を適用した場合の実施
例である。第４図は基準抵抗の平面図、第５図は第４図
のＶ−Ｖａによる基準抵抗の断面図である。この基準抵
抗においては、半導体基板５上にシリコン被膜６が選択
的に形成されており、このシリコン被膜６の表面に自己
整合（セルフ・アライン）技術によりＰｔｓ １ｆＷ７
が形成されている。このＰｔＳｉ層７上には絶縁膜８が
形成されており、絶縁膜８の上には各比較器に対応して
複数個のＡｌ層９が断続的に被着されている。絶縁膜８
は各基準抵抗部分について２錫の開口部１０を有し、各
Ａ２層９とＰｔＳ ｉ層７とは、開口部１０を介して直
列接続されている。
また、第１実施例と同じく比較器Ｃ１，Ｃ２，・・・Ｉ
Ｎ ・・・ Ｃ２”−１の入力部ＩＮ１． ２’ １Ｎ２７−１と基準抵抗とを接続する配［４は／’１層
９の形成と同時に形成される。
Ｎ ・・・ Ｃ２”−１の入力部ＩＮ１． ２’ １Ｎ２７−１と基準抵抗とを接続する配［４は／’１層
９の形成と同時に形成される。
ＰｔＳ ｉ層７は膜厚を１０００人程度にすることによ
り約２Ω／□の層抵抗が得られ、ＡＲ層９は約３０ｍΩ
／□の層抵抗を有覆る。本実施例によれば、前述の第１
実施例と同じく数Ωの基準抵抗を得る場合に、ｐｔ３
ｉ層７の抵抗長を抵抗幅と同等か又は数倍に設ｉｔ−す
ることができる。このため比較器の配列ピッチｈとの関
係から、抵抗幅を約５０乃至１００μｍまで広げること
ができる。
り約２Ω／□の層抵抗が得られ、ＡＲ層９は約３０ｍΩ
／□の層抵抗を有覆る。本実施例によれば、前述の第１
実施例と同じく数Ωの基準抵抗を得る場合に、ｐｔ３
ｉ層７の抵抗長を抵抗幅と同等か又は数倍に設ｉｔ−す
ることができる。このため比較器の配列ピッチｈとの関
係から、抵抗幅を約５０乃至１００μｍまで広げること
ができる。
また、ＰｔＳ ｉ層７とＡｌ層９との抵抗長のｇＪ合を
適当に選ぶことにより、所望の抵抗値を精度良く設計す
ることができる。従って、この第２実施例においては、
従来と同様に、耐マイグレーション性があまり良くない
ＡＮを抵抗体として使用しても、その幅を数倍以上に設
計することができるという利点を有しているので、信頼
性特性の向上を図ることができる。また、そのような場
合でも従来例のように抵抗長が著しく長くなることもな
いので、比較器の配列ピッチｈで決まる寸法の中で最適
な形状の基準抵抗を得ることができる。
適当に選ぶことにより、所望の抵抗値を精度良く設計す
ることができる。従って、この第２実施例においては、
従来と同様に、耐マイグレーション性があまり良くない
ＡＮを抵抗体として使用しても、その幅を数倍以上に設
計することができるという利点を有しているので、信頼
性特性の向上を図ることができる。また、そのような場
合でも従来例のように抵抗長が著しく長くなることもな
いので、比較器の配列ピッチｈで決まる寸法の中で最適
な形状の基準抵抗を得ることができる。
［発明の効渠］
以上詳細に説明したように、本発明によれば、基準電圧
発生用基準抵抗を、例えば、数Ω／□の層抵抗と数１０
〜数１００ｍΩ／□の層抵抗とを有する金属又は金属シ
リ勺イドで形成でることにより、従来より高粘度で耐マ
イグレーション性等の信頼性特性が著しく向上した基準
抵抗を極めて小さな素子形成面積で実現することができ
る。
発生用基準抵抗を、例えば、数Ω／□の層抵抗と数１０
〜数１００ｍΩ／□の層抵抗とを有する金属又は金属シ
リ勺イドで形成でることにより、従来より高粘度で耐マ
イグレーション性等の信頼性特性が著しく向上した基準
抵抗を極めて小さな素子形成面積で実現することができ
る。
第１図乃至第３図は本発明の第１実施例を示すものであ
って、第１図はＡ／Ｄ変換器部分の接続回路図、第２図
は基準電圧発生用基準抵抗の平面図、第３図は第２図の
■−■線による断面図、第４図及び第５図は本発明の第
２実施例を示すものであって、第４図は基準抵抗の平面
図、第５図は第４図のｖ−Ｖ線による断面図である。 １：半導体基板、２；中抵抗重金属層、３：低抵抗率金
属層、４：配４Ｉ層、６：シリコン被膜、７：ＰｔＳｉ
層、８；絶縁膜、９：八り層、１０：１ ２・ ２
”−１’基準抵抗、 開口部、Ｒ、Ｒ・・・Ｒ
って、第１図はＡ／Ｄ変換器部分の接続回路図、第２図
は基準電圧発生用基準抵抗の平面図、第３図は第２図の
■−■線による断面図、第４図及び第５図は本発明の第
２実施例を示すものであって、第４図は基準抵抗の平面
図、第５図は第４図のｖ−Ｖ線による断面図である。 １：半導体基板、２；中抵抗重金属層、３：低抵抗率金
属層、４：配４Ｉ層、６：シリコン被膜、７：ＰｔＳｉ
層、８；絶縁膜、９：八り層、１０：１ ２・ ２
”−１’基準抵抗、 開口部、Ｒ、Ｒ・・・Ｒ
Claims (4)
- （１）半導体基板上にアナログデジタル変換器の基準電
圧発生用基準抵抗が形成された半導体装置において、前
記基準電圧発生用基準抵抗は抵抗率が相互に異なる金属
又は金属シリサイドで形成された複数の抵抗層を有し、
各抵抗層は直列接続されていることを特徴とする半導体
装置。 - （２）前記基準電圧発生用基準抵抗を構成する抵抗層は
、その層抵抗が数Ω／□であるものと、層抵抗が数１０
〜数１００ｍΩ／□であるものとを有することを特徴と
する特許請求の範囲第１項に記載の半導体装置。 - （３）前記基準電圧発生用基準抵抗は、Ａｕで形成され
た抵抗層とＰｔで形成された抵抗層とを有することを特
徴とする特許請求の範囲第１項に記載の半導体装置。 - （４）前記基準電圧発生用基準抵抗は、ＰｔＳｉで形成
された抵抗層とＡｌで形成された抵抗層とを有すること
を特徴とする特許請求の範囲第１項に記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088261A JPS63252458A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088261A JPS63252458A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63252458A true JPS63252458A (ja) | 1988-10-19 |
| JPH0579183B2 JPH0579183B2 (ja) | 1993-11-01 |
Family
ID=13937938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088261A Granted JPS63252458A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63252458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005119759A1 (ja) * | 2004-06-01 | 2005-12-15 | Rohm Co., Ltd | 半導体装置および電子装置 |
-
1987
- 1987-04-09 JP JP62088261A patent/JPS63252458A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005119759A1 (ja) * | 2004-06-01 | 2005-12-15 | Rohm Co., Ltd | 半導体装置および電子装置 |
| JPWO2005119759A1 (ja) * | 2004-06-01 | 2008-04-03 | ローム株式会社 | 半導体装置および電子装置 |
| JP4833837B2 (ja) * | 2004-06-01 | 2011-12-07 | ローム株式会社 | 半導体装置および電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0579183B2 (ja) | 1993-11-01 |
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